一种串行数据发送电路及接收电路制造技术

本实用新型专利技术提供了一种串行数据发送电路及串行数据接收电路。该串行数据发送电路包括：地址计数器，用于输出一计数值；密钥存储器，用于存储密钥数据，并以计数值为地址读取密钥数据来产生使能信号；移位寄存器，用于装入待发数据，并根据使能信号对待发数据进行移位及发送。本实用新型专利技术通过上述结构，可实现串行数据的加密，并且结构简单而灵活。（*该技术在2019年保护过期，可自由使用*）

【技术实现步骤摘要】

一种串行数据发送电路及接收电路
本技术属于电子科学与
，特别地，是关于一种具有加密功能的串行数据收发电路。
技术介绍
在数据通信、计算机网络以及分布式工业控制系统中，广泛采用串行通信来交换 数据和信息。RS232C是一种串行通信接口的电气标准，不仅被内置于每一台计算机中，同时 也被内置于各种外设中。但是，基于RS232C的串行通信不具有加密功能，限制了 RS232C在 加密串行通信中的应用。针对现有技术存在的安全性能上的不足，亟需提供一种具有加密解密功能的串行 数据收发电路，以确保用户的数据安全。
技术实现思路
为了克服现有的串行通信技术中存在的安全隐患，本技术提供一种具有加密 解密功能的串行数据收发电路，以确保用户的数据安全。本技术提供了一种串行数据发送电路，该串行数据发送电路包括地址计数 器，用于输出一计数值；密钥存储器，用于存储密钥数据，并以所述计数值为地址读取所述 密钥数据来产生使能信号；移位寄存器，用于装入待发数据，并根据所述使能信号对所述待 发数据进行移位及发送。根据本技术一优选实施例，串行数据发送电路进一步包括晶振电路，所述晶 振电路为所述地址计数器、所述密钥存储器以及所述移位寄存器提供工作所需的时钟信号。根据本技术一优选实施例，串行数据发送电路进一步包括发送控制器，所述 发送控制器在接收到发送请求后向所述地址计数器发送复位清零信号以对所述计数值进 行清零，并向所述移位寄存器发送装载信号以装入所述待发数据。根据本技术一优选实施例，移位寄存器在所述使能信号为第一电平时对所述 待发数据进行移位及发送，并在所述使能信号为第二电平时不进行移位及发送。根据本技术一优选实施例，密钥存储器以所述计数值为地址读取所述密钥数 据并直接作为所述使能信号。本技术提供了一种串行数据接收电路，该行数据接收电路包括地址计数器， 用于输出一计数值；密钥存储器，用于存储密钥数据，并以所述计数值为地址读取所述密钥 数据来产生使能信号；移位寄存器，根据所述使能信号进行移位并接收传输数据。根据本技术一优选实施例，串行数据接收电路进一步包括晶振电路，所述晶 振电路为所述地址计数器、所述密钥存储器以及所述移位寄存器提供工作所需的时钟信 号。根据本技术一优选实施例，串行数据接收电路进一步包括起始位检测电路，用于检测所述传输数据的起始位，并在检测到所述起始位时发出触发信号；接收控制器，在接收到所述触发信号后向所述地址计数器发送复位清零信号以对所述计数值进行清零，并 对所述使能信号进行计数，且在所述使能信号的计数到预定个数时，发出取数脉冲；接收锁 存器，在接收所述取数脉冲后读取所述移位寄存器所存储的传输数据。根据本技术一优选实施例，移位寄存器在所述使能信号为第一电平时进行移位并接收所述传输数据，在所述使能信号为第二电平时不进行移位并忽略所述传输数据。根据本技术一优选实施例，密钥存储器以所述计数值为地址读取所述密钥数据并直接作为所述使能信号。通过上述结构，本技术提供了一种具有加密功能的串行数据收发电路，由于本技术是在通用串行通信技术的基础上进行改进，因此本技术具有常规串行通信 技术的优点，如占用布线资源少，传输距离远，另外，本技术还可以在FPGA(可编程逻 辑器件)上实现，因此对用户而言简单而灵活，并且，由于用户可更改密钥存储器中所存储 的密钥，因此更具有加密算法多样化的优点。附图说明图1是本技术的串行数据加密系统的示意图。图2是本技术的串行数据发送电路的电路结构图。图3是本技术的串行数据接收电路的电路结构图。图4是本技术的加密及解密过程的示意图。具体实施方式有关本技术的特征及
技术实现思路
，请参考以下的详细说明与附图，附图仅提供 参考与说明，并非用来对本技术加以限制。图1所示出的是本技术的串行数据加密系统的示意图。如图1所示，本实用 新型的串行数据加密系统由串行数据发送电路101和串行数据接收电路102两大功能电路 组成。其中，串行数据发送电路101的TXD端与串行数据接收电路102的RXD端连接，以传 输经安全加密的串行数据。串行数据发送电路101与串行数据接收电路102的连接方式可 采用有线或无线方式。图2所示出的是本技术的串行数据发送电路101的电路结构图。如图2所示， 串行数据发送电路101由地址计数器201、密钥存储器202，移位寄存器203、晶振电路204 以及发送控制电路205组成。其中，密钥存储器202的数据位宽是1位，其深度与加密算法 的复杂程度有关，一般为32、64、128或256等，其具有多种实施方式，可优选为只读存储器 ROM。移位寄存器203优选采用并转串移位寄存器。于下文将详细描述串行数据发送电路 101的工作原理。在串行数据发送电路101中，晶振电路204产生时钟信号CLK，时钟信号CLK输入 地址计数器201、密钥存储器202、移位寄存器203的时钟输入端，可使以上三者同步工作。 在发送控制电路205接收到其它电路(未绘示)向其发送的请求信号时，发送控制电路205 对地址计数器201发出复位清零信号RESET，使得地址计数器201的起始计数值为0，同时 发送控制电路205还向移位寄存器203发出装载信号LOAD，使得移位寄存器203装入待发数据206。地址计数器201输出其计数值作为密钥存储器202的地址信号，其初始值计数值 是0，并且在时钟信号CLK控制下不断自加，而密钥存储器202同样在时钟信号CLK控制下， 以地址计数器201的计数值作为地址，依次遍历到所对应的内存段，并找到该内存段所存 储的密钥，在时钟信号CLK控制下依序输出该密钥至移位寄存器203作为移位寄存器203 的使能信号EN。在其他实施例中，地址计数器201可以其他方式输出计数值，并可对读取的 密钥进行适当变换后作为使能信号EN输出到移位寄存器203。由于时钟信号CLK和使能信号EN输入至移位寄存器203，因此在时钟信号CLK的 控制下，当使能信号EN为高电平(即，有效电平)时，移位寄存器203移位一次，进而发送 移位寄存器203内存储的待发数据206。当使能信号EN为低电平时，移位寄存器203不移 位，移位寄存器203的移位输出保持原有电平状态，并在传输线路中保持刚发送的电平值。因此，通过在密钥存储器202中存储一些杂乱无序的数据，即无规律的0/1位元 值，从而可产生一个脉冲宽度是“杂乱无序”的使能信号EN，透过这些使能信号EN来控制移 位寄存器203的移位动作，可使得移位寄存器203输出的数据TXD的脉冲宽度变得“杂乱无 序”，从而起到加密作用。应该注意的是，在无数据发送时或在数据发送完成后的空闲状态 中，在传输线路中保持 数据信号为高电平。另外，在有效数据发送前，移位寄存器203会在 有效数据前加上一位元值为0的起始电平作为起始位，并且，移位寄存器203会在有效数据 尾部加上一位元值为1的终止电平作为终止位。图3所示出的是本技术的串行数据接收电路102的电路结构图。如图3所 示，串行数据接收电路102包括地址计数器301、密钥存储器302、移位寄存器303、晶振电路 304、起始位检测电路305、接收控制电路30本文档来自技高网...

【技术保护点】
一种串行数据发送电路，其特征在于，所述串行数据发送电路包括：地址计数器，用于输出一计数值；密钥存储器，用于存储密钥数据，并以所述计数值为地址读取所述密钥数据来产生使能信号；移位寄存器，用于装入待发数据，并根据所述使能信号对所述待发数据进行移位及发送。

【技术特征摘要】

【专利技术属性】
技术研发人员：梁宁，
申请(专利权)人：康佳集团股份有限公司，
类型：实用新型
国别省市：94[中国|深圳]