减少APF层刻蚀偏差的方法技术

本发明专利技术提供一种减少APF层刻蚀偏差的方法，提供衬底，在衬底上形成有半导体膜层结构，在半导体膜层上形成硬掩膜层，在硬掩膜层上依次形成有自下而上依次堆叠的APF层、抗反射涂层和光刻胶层；利用光刻打开光刻胶使得部分抗反射涂层裸露，以定义出半导体膜层的刻蚀区域；刻蚀裸露的抗反射涂层至APF层裸露；利用O2和N2作为刻蚀气体，HBr作为侧壁钝化气体，刻蚀裸露的APF层至硬掩膜层裸露，在刻蚀过程中，APF层的侧壁上形成有钝化层；刻蚀裸露的硬掩膜层至半导体膜层上。本发明专利技术能够减少引入APF层的刻蚀偏差。

【技术实现步骤摘要】

本专利技术涉及半导体，特别是涉及一种减少apf层刻蚀偏差的方法。

技术介绍

1、随着公司nor-flash/e-flash制备技术的发展，对更小线宽及更高的集成度提出新的要求，减少cell(元胞)区域面积成为必然趋势。本公司的e-flash产品是通过fgsn(浮栅氮化硅)这道来定义cell(元胞)区域面积，随着fgsn尺寸的减少，pr(光刻胶)需要减薄来保证光刻窗口，这与干法刻蚀的需求矛盾，所以引入apf(不定型碳)作为硬掩膜层成为必然。但引入apf后，一直存在etch bias(刻蚀偏差)偏大的问题，不带apf硬掩膜层的fgsn制程刻蚀偏差(adi cd-aei cd)为30-35nm，而带apf硬掩膜层的fgsn制程刻蚀偏差在70-80nm。

2、为解决上述问题，需要提出一种新型的减少apf层刻蚀偏差的方法。

技术实现思路

1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种减少apf层刻蚀偏差的方法，用于解决现有技术中引入apf后，存在etch bias(刻蚀偏差)偏大的问题。...

【技术保护点】

1.一种减少APF层刻蚀偏差的方法，其特征在于，至少包括：

2.根据权利要求1所述的减少APF层刻蚀偏差的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。

3.根据权利要求1所述的减少APF层刻蚀偏差的方法，其特征在于：步骤一中的所述半导体膜层结构由自下而上依次堆叠的电介质层、浮栅多晶硅层、极间介质层、控制栅多晶硅层组成。

4.根据权利要求3所述的减少APF层刻蚀偏差的方法，其特征在于：步骤一中的所述电介质层包括氧化硅的介电材料。

5.根据权利要求3所述的减少APF层刻蚀偏差的方法，其特征在于：步骤一中的所...

【技术特征摘要】

1.一种减少apf层刻蚀偏差的方法，其特征在于，至少包括：

2.根据权利要求1所述的减少apf层刻蚀偏差的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(soi)衬底。

3.根据权利要求1所述的减少apf层刻蚀偏差的方法，其特征在于：步骤一中的所述半导体膜层结构由自下而上依次堆叠的电介质层、浮栅多晶硅层、极间介质层、控制栅多晶硅层组成。

4.根据权利要求3所述的减少apf层刻蚀偏差的方法，其特征在于：步骤一中的所述电介质层包括氧化硅的介电材料。

5.根据权利要求3所述的减少apf层刻蚀偏差的方法，其特征在于：步骤一中的所述极间介质层为ono层，所述ono层由自下而上依次堆叠的第一氧化层、氮化层、第二氧化层组成。

6.根据权利要求1所述的减少apf层刻蚀偏差的方法，其特征在于：步骤一中的所述衬底上还形成有浅沟槽隔离以定义出器件的有源区。

7.根据权利要求1所述的减少apf层刻蚀偏差的方法，其特征在于：步骤一中的所述硬掩膜层的材料为氮化硅。

8.根据权利要求1所述的减少apf层刻蚀偏差的方法，其特征在于：步骤二中的所述抗反射涂层为darc层以及...

【专利技术属性】
技术研发人员：张文文，丁佳，王玉新，陈志远，魏来，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：