混合模式锁相回路与线性相位修正单元制造技术

本发明专利技术提供一种混合模式锁相回路与线性相位修正单元。其中，该混合模式锁相回路，包括一模拟相位修正路径与一数字频率修正路径。模拟相位修正路径包括一线性相位修正单元。数字频率修正路径包括一数字积分路径电路。

【技术实现步骤摘要】

本专利技术是关于一种锁相回路(Phase-Locked Loop, PLL);特别关于一种不 易受量化错误(quantization error)影响的混合模式(mixed-mode)锁相回路。
技术介绍
以振荡器为基础并数字控制(Digitally Controlled Oscillator-based ， DCO-based)的锁相回路(Phase-Locked Loop, PLL)通常使用可调性数字回路滤 波器(scalable digital loop filter),此滤波器不仅可消除由栅极氧化物漏损所引 起的噪声，也可以通过此数字回路滤波器数字校正输出频率。然而，由于数 字可编程除频器(Programmable Frequency Divider, PFD)的量化错误可能增加 分数N(fractional-N)的操作噪声与刺激(spurs)，此锁相回路仍受限于整数N的 操作。由于时间至数字转换器(Time to Digital Converter, TDC)的量化错误无法 成形于高频区域，使得回路频宽必须要设定较窄，用以抑制量化错误与频带 外的噪声。然而，由时间至数字转换器所引起的频带内噪声仍然无法被回路 滤除。此外，由于较窄的回路频宽，造成回路仅可滤除较少的DCO噪声，因 此频带内噪声增加。回路的非线性包括回路增益变化，以及由量化错误与时间至数字转换器 的介稳态(meta-stabilities)所引起的正相位错误与负相位错误的不匹配。由于增 益的不匹配与变化，使得当使用高阶的三角积分调变器(Sigma-Delta Modulator, SDM)以消除分数通道(fmctional channels)的闲置调(idle tone)时引 起分数刺激(fractionalspurs)。由于量化本身无法仅通过数字演算法消除，因此数字回路滤波器或数字演算法无法消除所引起的刺激。由于DCO的噪声转换函数可视为一高通滤波器，因此DCO的量化错误无法被回路滤除，即使使用高速的三角积分调变器以取得精细的频率解析度。DCO的短期量化错误可被取样回回路，并且由于时间至数字转换器的增益变 化而被放大，因而产生刺激(spurs)。同时，必须使用数字化实施的环型时间至 数字转换器以同时为delta-sigma fractional-N的操作达到大的动态范围以及精 细的解析度。因为时间至数字转换器的功率噪声所引起的高频噪声会被失真 (alias)到低频区域，其无法被回路滤除，因此环型的设计造成数字化实施的环 型时间至数字转换器对于电源供应更敏感。
技术实现思路
根据本专利技术的一实施例， 一种混合模式锁相回路，包括一模拟相位修正 路径与一数字频率修正路径。模拟相位修正路径包括一线性相位修正单元。 数字频率修正路径包括一数字积分路径电路。根据本专利技术的另一实施例， 一种线性相位修正单元，用于一锁相回路 (phase locked loop, PLL)，包括一偏压电路、 一变容二极管(Varactor)、以及一 电流源电路。变容二极管(Vamctor)，具有两端点耦接至偏压电路。电流源电 路用以动态提供一上拉电流或一下拉电流至偏压电路。根据本专利技术的另一实施例， 一种线性相位修正单元，用于一锁相回路 (phase locked loop, PLL)，包括一第一与一第二偏压电路、 一变容二极管以及 一第一与一第二电流源电路。变容二极管具有两端点分别耦接至上述第一与上述第二偏压电路。第一与第二电流源电路分别用以动态提供一上拉电流或 一下拉电流至第一与第二偏压电路。根据本专利技术的另一实施例， 一种线性相位修正单元，用于一锁相回路 (phase locked loop, PLL)，包括一变容二极管(Vamctor)，具有两端点，其中上 述变容二极管的 一 端与另 一 端分别由 一 相位频率检测器(phase frequencydetector, PFD)的一相位上(phase up)信号与一相位下(phase down)信号所控制。 本专利技术实施例不仅具有低相位噪声，同时具有传统的锁相回路的两倍的 回路频宽，以及不具有分数刺激。附图说明图1是显示根据本专利技术的-一实施例所述的混合模式(mked-mode)锁相回 路方框图。图2A-1至图2A-3与图2B-1至图2B-3是分别显示根据本专利技术的一实施例所述的线性相位修正单元概要图。图3是显示根据本专利技术的一实施例所述的线性相位修正单元详细电路图。图4是显示根据本专利技术的一实施例所述的数字积分路径电路方框图。图5是显示传统使用时间至数字转换器的全数字锁相回路与根据本专利技术的一实施例所述的混合模式锁相回路的相位噪声比较图。 附图标号110 相位频率检测器；120 线性相位修正单元； 130 交流耦合电容；140、 410 起停式相位频率检测器；150 数字积分路径电路；160 数字控制震荡；170 模拟相位修正路径；180 数字频率修正路径；420 可变增益放大器；430 数字回路滤波器；440 三角积分调变器；450 温度码解码器；460 边缘检测器； DCO 数字控制振荡器；DCO一Output 数字控制振荡器输出端点；Down、 Up 信号；FREF、 FBCLK 时脉信号；Phase error 相位错误；Varactor 变容二极管。具体实施例方式为使本专利技术的制造、操作方法、目标和优点能更明显易懂，下文特举几 个较佳实施例，并配合附图，作详细说明如下 实施例-图1是显示根据本专利技术的一实施例所述的混合模式(mixed-mode)锁相回 路方框图。混合模式锁相回路包括一模拟相位修正路径170以及数字频率修 正路径180。模拟相位修正路径170包括一传统相位频率检测器(Phase Frequency Detector, PFD)l 10与一线性相位修正单元(L inear Phase Correction Unit, LPCU) 120，其中线性相位修正单元120通过交流耦合电容130耦接至 数字控制振荡器(Digital Controlled Oscillator, DCO)160的输出端。线性相位 修正单元120在时域修正由传统相位频率检测器110所产生的相位，并且因 此避免所有由时间至数字转换器(TDC)与数字控制振荡器(DCO)160所引起的 的噪声与刺激(spur)。特别地，数字控制振荡器(DCO)160可为一环型振荡器 或一电感电容振荡器(LC oscillator)。数字频率修正路径180包括起停式 (bang-bang)相位频率检测器140、耦接至起停式相位频率检测器140的数字积 分路径电路150、以及耦接至数字积分路径电路150的数字控制振荡器 (DCO)160。在数字频率修正路径180上，参考时脉FREF的频率可由起停式 相位频率检测器140取样并整合于一数字电容。线性相位修正单元120与起停式相位频率检测器140消除传统全数字锁相回路(All Digital Phase Locked Loop, ADPLL)对于时间至数字转换器(TDC)的需求，以减少暂态与切换噪声。图2A-1至图2A-3以及图2B-1至图2B-3是分别显示根据本专利技术的--实 施例所述的线性相位修正单元概本文档来自技高网...

【技术保护点】
一种混合模式锁相回路，其特征在于，所述的混合模式锁相回路包括：　一模拟相位修正路径，包括一线性相位修正单元；以及　一数字频率修正路径，包括一数字积分路径电路。

【技术特征摘要】
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【专利技术属性】
技术研发人员：汪炳颖，詹景宏，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]