一种数字锁相回路装置制造方法及图纸

本发明专利技术的一种锁相回路装置，其使用一高于通用串行总线传输频率四倍的频率信号来撷取接收到的通用串行总线差动信号，并利用同步器避免因数据和频率信号不同步而产生的介稳状态传递至其它电路，再经由一锁相回路状态机，其包含相位检测器和四个状态的状态机，使通用串行总线控制器可产生一频率信号，其频率锁定于接收到的通用串行总线差动信号，因而能正确接收传送端的数据。本发明专利技术利用一个四种状态的锁相回路状态机，使装置在接收时的ＣＬＫＢ能更快产生，可以使接收端的频率容忍误差范围加大。另使用两级触发器作为同步器，使本发明专利技术可更稳定的运作。

【技术实现步骤摘要】

本专利技术为一种锁相回路装置，尤其是有关于一种具四种状态的有限状态机的锁相回路装置。
技术介绍
最新的通用串行总线规格是依据USB-IF(USB Implementers Forum)通用串行总 线2.0规范所制定的，其规范了通用串行总线传输数据的速度，如低速(Low speed)规定数 据的频宽为每秒1.5兆位(Mb/s)，误差容忍为1.5%，常见的装置有鼠标、键盘；全速(Full speed)的频宽为每秒12兆位(Mb/s)，误差容忍为O. 25%，适用的装置有通用串行总线扬声 器、通用串行总线随身碟等等；而高速(High speed)的频宽则为每秒480兆位(Mb/s)，适 用于对数据频宽要求更高的装置。 通用串行总线的传输使用D+、 D-两条信号线，利用其电位的变化，使数据传递。 图1是现有装置控制器的方块图，当装置作为接收端时，差动接收器101 (differential receiver)得知D+、D_的电位变化RCV ;而作为传送端时，则利用其驱动器102 (Driver)输 出到D+和D-上，以让另一端的主机接收。装置会利用频率产生器103产生需要的频率 CLKB，通常是规格所订的频率，以利串行接口引擎104(Serial interface engine, SIE)工 作。SIE处理通用串行总线的传输协议(protocol)，如NRZI编码、位填塞(Bit stuffing) 禾口标记封包产生(token packet generation)等等。 需要频率产生器103，是因为通用串行总线传输线并不包含频率信号，且通用串行 总线主机和装置的频率信号也并非来自同一个频率，接收端如果以自己的频率来撷取收到 的差动信号RCV，便会造成数据少读或多读，进而导致通用串行总线系统工作错误。所以，通 用串行总线规范数据的编码使用NRZI (Nonreturn to zero invert)，如图2所示，当数据为 O，则使传输的信号转态，当数据为l，则维持传输信号的位准。利用此信号的变化和锁相回 路状态机，让接收端可产生相对应的频率信号CLKB，再用此频率信号CLKB去撷取差动信号 RCV，如此便不会发生数据接收错误的情形。 对于频率产生器103，现有技术已使用数字锁相回路(Digitalphase-lock-loop)， 但其缺点是太过于复杂，如美国专利第6， 088， 811号，而另一篇美国第6， 664， 859号专利则 提出更为精简的机构，仅需单一五种状态的状态机301 (State machine)，如图3A所示，便 能以四倍速频率产生一倍速的频率周期，虽然确实提出了有效降低复杂度的方法，但其机 构在输出频率的速度仍有改善的空间；另外，其在接收数据的路径上，只使用一级的触发器 (Flip-Flop)作为同步器302 (Synchronizer)，致使其结构无法有效排除第一级触发器进 入介稳态(metastable state)，将导致其后的电路无法有效地运作。其中，介稳态发生的原 因是因数据在触发器的设置时间(setup time)或保持时间(hold time)内发生变化，即导 致输出的Q端没办法锁到数据，而发生震荡或不确定的位准。 缘此，本案的专利技术人研究出一种锁相回路状态机，尤其是有关于一种四种状态的 锁相回路状态机，以改善现有技术中输出频率的延迟(latency)较长的现状，也进一步加强系统的稳定度:
技术实现思路
本专利技术的目的在产生接收数据的频率CLKB信号，利用一个四种状态的锁相回路 状态机，使装置在接收时的CLKB能更快产生，因其更快产生之故，可以使接收端的频率容 忍误差范围加大。另使用两级触发器作为同步器，本专利技术可更稳定的运作。 本专利技术关于一种锁相回路装置(phase-lock-loop device, PLL device)，其具有 ——锁相回足各状态丰几(phase—lock—loop state machine, PIX statemachine) ， i亥锁相回足各状 态机包含有态； -第一状态，用来作为重设后的一切入点，并用来作为调整一频率信号的参考状-——水周期该一第二状态，用来当作调整该频率信号的参考状态 一第三状态，用来当作调整该频率信号的参考状态 一第四状态，用来当作调整该频率信号的参考状态一由一第一控制信号等于1而由该第一状态切换至该第一状态且下-频率信号输出1的转换机制； —由该第一控制信号等于0而由该第一状态切换至该第二状态且下一个周期该 频率信号输出0的转换机制； —由该第一控制信号等于1而由该第二状态切换至该第一状态且下一个周期该 频率信号输出1的转换机制； —由该第一控制信号等于0而由该第二状态切换至该第三状态且下一个周期该 频率信号输出0的转换机制； —由该第一控制信号等于1而由该第三状态切换至该第一状态且下一个周期该 频率信号输出1的转换机制； —由该第一控制信号等于O而由该第三状态切换至该第四状态且下一个周期该 频率信号输出0的转换机制；以及 —由该频率信号等于一第二控制信号的相反值而由该第四状态切换至该第一状 态的转换机制； 其中，各状态之间的转换机制会周期性地发生。 本专利技术还公开了一种用来令一通用串行总线(universal serial bus, USB)接收 频率器同步于一通用序列总线传送频率器的装置，该接收频率器内部的频率约为一外部传 送频率器的频率的四倍，该装置包含有 —控制电路，用来依据其所接收的数据来输出控制信号；以及 —数字锁相回路状态机(digital phase-lock-loop state machine, DPlistatemachine)，用来依据该控制信号来动态地调整该接收频率器的工作周期(duty cycle)，以使该接收频率器与该传送频率器趋向同步，其中该状态机以四种状态运作。 为使贵审查委员对于本专利技术的结构目的和功效有更进一步的了解与认同，现配合附图以及实施例详细说明如后。附图说明 图1为现有技术的通用串行总线示意图； 图2为现有技术的NRZI数据编码结构示意图 图3A为现有技术的锁相回路装置结构示意图 图3B为于本专利技术的锁相回路装置结构示意图 图4为用于本专利技术与现有技术的锁相回路装置结构的输出示意图 图5为当接收时钟频率小于传送时钟频率可能发生的错误示意图 图6为当接收时钟频率大于传送时钟频率可能发生的错误示意图 图7为位填塞示意图； 图8为于本专利技术的锁相回路装置结构示意图； 图9为于本专利技术的锁相回路装置状态机的状态示意图； 图10为于本专利技术的锁相回路装置结构的状态机示意图； 图11为当接收时钟频率大于传送时钟频率的示意图 图12为当接收时钟频率小于传送时钟频率的示意图 图13为当接收时钟频率等于传送时钟频率的示意图 图14为本专利技术的锁相回路装置的一控制电路示意图 图15为本专利技术的锁相回路装置的另一控制电路示意图；以及 图16为用于说明本专利技术的锁相回路装置被用于通用串行总线传送端时的示意 其中，附图标记 101差动接收器 103频率产生器 301第一状态机 303第二状态机 801802803805触发器 901第一状态 903第三状态 1001第一组合逻辑 1003第二组合逻辑1本文档来自技高网...

【技术保护点】
一种锁相回路装置，其具有一锁相回路状态机，其特征在于，该锁相回路状态机包含有：一第一状态，用来作为重设后的一切入点，并用来作为调整一频率信号的参考状态；一第二状态，用来当作调整该频率信号的参考状态；一第三状态，用来当作调整该频率信号的参考状态；一第四状态，用来当作调整该频率信号的参考状态；一由一第一控制信号等于１而由该第一状态切换至该第一状态且下一个周期该频率信号输出１的转换机制；一由该第一控制信号等于０而由该第一状态切换至该第二状态且下一个周期该频率信号输出０的转换机制；一由该第一控制信号等于１而由该第二状态切换至该第一状态且下一个周期该频率信号输出１的转换机制；一由该第一控制信号等于０而由该第二状态切换至该第三状态且下一个周期该频率信号输出０的转换机制；一由该第一控制信号等于１而由该第三状态切换至该第一状态且下一个周期该频率信号输出１的转换机制；一由该第一控制信号等于０而由该第三状态切换至该第四状态且下一个周期该频率信号输出０的转换机制；以及一由该频率信号等于一第二控制信号的相反值而由该第四状态切换至该第一状态的转换机制；其中，各状态之间的转换机制会周期性地发生。

【技术特征摘要】
一种锁相回路装置，其具有一锁相回路状态机，其特征在于，该锁相回路状态机包含有一第一状态，用来作为重设后的一切入点，并用来作为调整一频率信号的参考状态；一第二状态，用来当作调整该频率信号的参考状态；一第三状态，用来当作调整该频率信号的参考状态；一第四状态，用来当作调整该频率信号的参考状态；一由一第一控制信号等于1而由该第一状态切换至该第一状态且下一个周期该频率信号输出1的转换机制；一由该第一控制信号等于0而由该第一状态切换至该第二状态且下一个周期该频率信号输出0的转换机制；一由该第一控制信号等于1而由该第二状态切换至该第一状态且下一个周期该频率信号输出1的转换机制；一由该第一控制信号等于0而由该第二状态切换至该第三状态且下一个周期该频率信号输出0的转换机制；一由该第一控制信号等于1而由该第三状态切换至该第一状态且下一个周期该频率信号输出1的转换机制；一由该第一控制信号等于0而由该第三状态切换至该第四状态且下一个周期该频率信号输出0的转换机制；以及一由该频率信号等于一第二控制信号的相反值而由该第四状态切换至该第一状态的转换机制；其中，各状态之间的转换机制会周期性地发生。2.如权利要求l所述的锁相回路装置，其特征在于，进一步包含有一控制电路用来选择性地输出该第一控制信号或该第二控制信号。3.如权利要求2所述的锁相回路装置，其特征在于，该控制电路包括一异或运算器及多组的触发器。4.如权利要求2所述的锁相回路装置，其特征在于，该控制电路包括一差动信号输入端及一频率信号输入端。5.如权利要求2所述的锁相回路装置，其特征在于，该控制电路包括一第一输出信号及一第二输出信号并分别耦合于该第一控制信号及该第二控制信号。6.如权利要求3所述的锁相回路装置，其特征在于，该控制电路使用多组的触发器做为同步器。7.如权利要求4所述的锁相回路装置，其特征在于，该频率信号输入端的速率为四千八百万赫兹。8.如权利要求4所述的锁相回路装置，其特征在于，该频率信号输入端的速率为六百万赫兹。9.如权利要求4所述的锁相回路装置，其特征在于，该第一控制信号及该第二控制信号设为零，使该锁相回路装置的输出做为通用串行总线传送端的信号来源。10.一种用来令一通用串行总线接收频率器同步于一通用序列总线传送频率器的装置，该...

【专利技术属性】
技术研发人员：董景中，林春安，
申请(专利权)人：盛群半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]