【技术实现步骤摘要】
本专利技术涉及功率半导体器件，特别涉及一种提升屏蔽栅vdmos抗总剂量制备方法。
技术介绍
1、屏蔽栅vdmos是在传统沟槽栅vdmos基础上将栅极分为两部分，上半部分作为栅控制端，下半部分与源控制端相连结，从而屏蔽了部分栅漏之间的电容，大大减小了米勒电容，提升了器件的开关速度，实现减少开关损耗；另一个作用是作为体内多晶场板辅助耗尽漂移区从而优化器件漂移区电场分布，减低了外延材料电阻率，从而降低了导通损耗。
2、近年来，屏蔽栅vdmos具有的开关速度快、导通电阻低等优点，在中低压功率mosfet领域内占据了重要市场份额。通常情况下功率mosfet设计，往往受导通电阻和击穿电压的矛盾限制而难以大幅度降低，但利用超结理论就大大缓解了导通电阻与击穿电压关系。基于超结理论，对普通传统沟槽栅功率mosfet进行改进而设计屏蔽栅vdmos结构应运而生，该结构既能降低导通损耗，又能使开关损耗减小。
3、相较于传统沟槽栅vdmos，屏蔽栅vdmos在沟槽中的栅极多晶硅下方新增了一块与源极相连的多晶硅屏蔽栅。屏蔽栅被一层厚氧化层(场氧sio2介质层)包裹，虽起到调制场强特性作用，但在受到总剂量辐射时，屏蔽栅vdmos内部氧化层与硅界面处形成固定正电荷和界面态电荷，这些电荷的产生就导致了源端与漏端之间存在一个电子漏电通路，使其无法正常关闭。为了切断漏电通路，需要对屏蔽栅vdmos进行抗总剂量辐射加固设计。
技术实现思路
1、本专利技术的目的在于提供一种提升屏蔽栅vdmos抗总剂
2、为解决上述技术问题，本专利技术提供了一种提升屏蔽栅vdmos抗总剂量制备方法，包括：
3、在衬底上制作相应电压挡位外延层，在外延层上制作trench槽，用来形成芯片的元胞区和耐压环；
4、在整个圆片生长场氧sio2介质，完成后淀积源多晶，分别在栅引出区、芯片区、源引出区的trench槽内完成填充；
5、在栅引出区、芯片区、源引出区上进行源多晶的光刻和腐蚀，并进行p阱的注入，形成耐压环、元胞区和源端区；
6、在形成p阱后，进行提升屏蔽栅vdmos抗总剂量加固设计的光刻和注入，切断了源端引出区总剂量漏电的通路，实现屏蔽栅vdmos总剂量加固；
7、生长栅氧sio2介质，并进行栅多晶控制区的淀积和腐蚀，作为器件栅控制端，起到对器件开关控制作用；
8、对器件进行源区n+注入，生长sio2介质层进行全面覆盖，进行接触孔的光刻和干法腐蚀，并在进行体区p+注入，使用钨塞形成接触孔，分别把栅多晶控制端、源体接触端和源多晶控制端引出，供金属层来接触；
9、完成金属淀积、光刻和腐蚀，在完成以上功能设计和制作基础上再做一层钝化介质的化学淀积、光刻和腐蚀，以保护器件。
10、在一种实施方式中，所述trench槽光刻腐蚀的方式对栅引出区、芯片区和源引出区形成所需要形貌，所述trench槽的深度在1μm～3μm，宽度在0.2μm～0.5μm，控制好trench槽倾斜角度和底部形貌。
11、在一种实施方式中，所述生长场氧sio2介质的厚度为100nm～300nm，然后进行源多晶淀积，源多晶淀积厚度在0.5μm～1.0μm，完成整个trench槽内填充。
12、在一种实施方式中，所述进行源多晶进行光刻和腐蚀，分别形成栅引出区、芯片区、源引出区，并进行普注p阱的制作，p阱的注入杂质为b、bf2、bf3中的一种或多种混合，p阱的注入能量为50kev～100kev，注入剂量为1e12～5e13，一次形成耐压环、元胞区和源端区。
13、在一种实施方式中，所述进行屏蔽栅vdmos抗总剂量加固设计，通过光刻和注入p型杂质，切断总剂量漏电通路；所述p型杂质为b、bf2、bf3中的一种或多种混合，所述p型杂质的注入能量为20kev～60kev，注入剂量为5e13-1e15。
14、在一种实施方式中，所述栅氧sio2介质的厚度为30nm～60nm，并进行栅多晶控制区的淀积和腐蚀，所述栅多晶的厚度为0.5μm～1.0μm，形成器件栅控制端。
15、在一种实施方式中，所述对器件进行源区n+注入，注入n型杂质为as和/或p，n型杂质注入能量为40kev～80kev，注入剂量为1e15-1e16；采用化学淀积方式生长sio2介质层进行作为隔离层的全面覆盖，所述sio2介质层的厚度为0.6μm～0.8μm，进行接触孔的光刻和干法腐蚀，接触孔设计尺寸为150nm～300nm，并在接触孔内进行体区p+注入，p型杂质为b、bf2、bf3中的一种或多种混合，p型杂质注入能量为20kev～60kev，注入剂量为1e15-5e15。
16、在一种实施方式中，所述金属的厚度为为4μm～6μm，把屏蔽栅vdmos的栅引出区、芯片区、源引出区从接触孔分别引出，用于后续键合；同时进行钝化介质淀积，厚度为0.5μm～1.0μm，完成器件隔离和保护。
17、在一种实施方式中，所述钝化介质为sio2，或sio2+si3n4。
18、本专利技术提供一种提升屏蔽栅vdmos抗总剂量制备方法，具有以下有益效果：
19、(1)采用常规制造工艺工序；
20、(2)创新性提出了解决屏蔽栅vdmos抗总剂量漏电方法，切断器件漏电通路，提高屏蔽栅抗总剂量能力，降低了vdmos功率损耗和航天应用体积与重量；
21、(3)制作方法简单，具有很强的可操作性。
本文档来自技高网...【技术保护点】
1.一种提升屏蔽栅VDMOS抗总剂量制备方法，其特征在于，包括：
2.如权利要求1所述的一种提升屏蔽栅VDMOS抗总剂量制备方法，其特征在于，所述Trench槽光刻腐蚀的方式对栅引出区、芯片区和源引出区形成所需要形貌，所述Trench槽的深度在1μm～3μm，宽度在0.2μm～0.5μm，控制好Trench槽倾斜角度和底部形貌。
3.如权利要求1所述的一种提升屏蔽栅VDMOS抗总剂量制备方法，其特征在于，所述生长场氧SiO2介质的厚度为100nm～300nm，然后进行源多晶淀积，源多晶淀积厚度在0.5μm～1.0μm，完成整个Trench槽内填充。
4.如权利要求1所述的一种提升屏蔽栅VDMOS抗总剂量制备方法，其特征在于，所述进行源多晶进行光刻和腐蚀，分别形成栅引出区、芯片区、源引出区，并进行普注P阱的制作，P阱的注入杂质为B、BF2、BF3中的一种或多种混合，P阱的注入能量为50keV～100keV，注入剂量为1E12～5E13，一次形成耐压环、元胞区和源端区。
5.如权利要求1所述的一种提升屏蔽栅VDMOS抗总剂量制备方法，其
6.如权利要求1所述的一种提升屏蔽栅VDMOS抗总剂量制备方法，其特征在于，所述栅氧SiO2介质的厚度为30nm～60nm，并进行栅多晶控制区的淀积和腐蚀，所述栅多晶的厚度为0.5μm～1.0μm，形成器件栅控制端。
7.如权利要求1所述的一种提升屏蔽栅VDMOS抗总剂量制备方法，其特征在于，所述对器件进行源区N+注入，注入N型杂质为As和/或P，N型杂质注入能量为40keV～80keV，注入剂量为1E15-1E16；采用化学淀积方式生长SiO2介质层进行作为隔离层的全面覆盖，所述SiO2介质层的厚度为0.6μm～0.8μm，进行接触孔的光刻和干法腐蚀，接触孔设计尺寸为150nm～300nm，并在接触孔内进行体区P+注入，P型杂质为B、BF2、BF3中的一种或多种混合，P型杂质注入能量为20keV～60keV，注入剂量为1E15-5E15。
8.如权利要求1所述的一种提升屏蔽栅VDMOS抗总剂量制备方法，其特征在于，所述金属的厚度为为4μm～6μm，把屏蔽栅VDMOS的栅引出区、芯片区、源引出区从接触孔分别引出，用于后续键合；同时进行钝化介质淀积，厚度为0.5μm～1.0μm，完成器件隔离和保护。
9.如权利要求8所述的提升屏蔽栅VDMOS抗总剂量制备方法，其特征在于，所述钝化介质为SiO2，或SiO2+Si3N4。
...【技术特征摘要】
1.一种提升屏蔽栅vdmos抗总剂量制备方法，其特征在于，包括：
2.如权利要求1所述的一种提升屏蔽栅vdmos抗总剂量制备方法，其特征在于，所述trench槽光刻腐蚀的方式对栅引出区、芯片区和源引出区形成所需要形貌，所述trench槽的深度在1μm～3μm，宽度在0.2μm～0.5μm，控制好trench槽倾斜角度和底部形貌。
3.如权利要求1所述的一种提升屏蔽栅vdmos抗总剂量制备方法，其特征在于，所述生长场氧sio2介质的厚度为100nm～300nm，然后进行源多晶淀积，源多晶淀积厚度在0.5μm～1.0μm，完成整个trench槽内填充。
4.如权利要求1所述的一种提升屏蔽栅vdmos抗总剂量制备方法，其特征在于，所述进行源多晶进行光刻和腐蚀，分别形成栅引出区、芯片区、源引出区，并进行普注p阱的制作，p阱的注入杂质为b、bf2、bf3中的一种或多种混合，p阱的注入能量为50kev～100kev，注入剂量为1e12～5e13，一次形成耐压环、元胞区和源端区。
5.如权利要求1所述的一种提升屏蔽栅vdmos抗总剂量制备方法，其特征在于，所述进行屏蔽栅vdmos抗总剂量加固设计，通过光刻和注入p型杂质，切断总剂量漏电通路；所述p型杂质为b、bf2、bf3中的一种或多种混合，所述p型杂质的注入能量为20kev～60kev，注入剂量为5...
【专利技术属性】
技术研发人员：徐海铭，洪根深，谢儒彬，张庆东，廖远宝，吴素贞，唐新宇，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：
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