并行ＳＣＲＡＭＢＬＥ算法　Ｖｅｒｉｌｏｇ　ＨＤＬ代码自动生成器及方法技术

一种并行ＳＣＲＡＭＢＬＥ算法Ｖｅｒｉｌｏｇ?ＨＤＬ代码自动生成器及方法，其生成器包括基于ｍｏｄｅｌｓｉｍ仿真平台上系数产生电路和代码产生模块，系数产生电路运行产生的系数文件Ｃ．ｔｘｔ，代码产生模块ＶＧ．ｖ再运行，并自动调用用ＣＧ．ｖ生成的系数文件Ｃ．ｔｘｔ产生并行算法的表达式Ｆ．ｔｘｔ，这些表达式可以直接复制后，贴入ｖｅｒｉｌｏｇ代码便可直接使用；其方法包括１）提取设计参数Ｎ，Ｍ，Ａ，ＩＮＴ，得到系数产生电路的一般表达式；２）把设计参数Ｎ，Ｍ，Ａ，ＩＮＴ按照系数产生电路设计步骤得到系数产生电路；３）运行ＣＧ．ｖ得到系数文件Ｃ．ｔｘｔ；４）运行ＶＧ．ｖ得到并行ＣＲＣ电路Ｖｅｒｉｌｏｇ代码Ｆ．ｔｘｔ。本发明专利技术使并行ＳＣＲＡＭＢＬＥ算法Ｖｅｒｉｌｏｇ?ＨＤＬ代码生成简单化。

【技术实现步骤摘要】

本专利技术涉及一种代码自动生成器及其方法，具体涉及一种并行SCRAMBLE算法 Verilog HDL代码自动生成器及其方法。
技术介绍
由于在速度方面优于串行SCRAMBLE算法，并行SCRAMBLE算法被广泛地应用在数 据传输、存储、通信、加密和解密等领域中，在用专用集成电路和FPGA实现其算法时，先要 得到SCRAMBLE算法Verilog HDL代码，由此代码进一步通过综合工具得到SCRAMBLE算法 网表，从而得到SCRAMBLE算法的硬件拓扑结构。串行SCRAMBLE电路结构简单，运算速度慢；并行SCRAMBLE电路结构复杂，运算速度快；串行SCRAMBLE电路中，如果确定了 G⑴的表达式公式1和电路的初值INT，就可 以确定其电路结构，具体电路用SN_A_INT表示；G(X) = ^ (Axk)(其中 Ak = O 或 1) (O 彡 k 彡 N)(公式 1)“0并行电路中，如果确定了 G(X)的表达式和电路的初值INT和并行数据宽度M，就可 以确定并行SCRAMBLE电路结构，具体电路用SN_DM_A_INT就可以表示，并行SCRAMBLE电路 的核心是逻辑电路，逻本文档来自技高网...

【技术保护点】
一种并行ＳＣＲＡＭＢＬＥ算法ＶｅｒｉｌｏｇＨＤＬ代码自动生成器，其特征在于：包括基于ｍｏｄｅｌｓｉｍ仿真平台上系数产生电路，所述系数产生电路在ｍｏｄｅｌｓｉｍ仿真平台上运行产生的系数文件Ｃ．ｔｘｔ，所述代码产生模块在ｍｏｄｅｌｓｉｍ仿真平台上再运行，并自动调用ＣＧ．ｖ产生的系数文件Ｃ．ｔｘｔ产生并行算法的表达式Ｆ．ｔｘｔ，这些表达式可以直接复制后，贴入ｖｅｒｉｌｏｇ代码便可直接使用。

【技术特征摘要】

【专利技术属性】
技术研发人员：刘升，党君礼，
申请(专利权)人：西安奇维测控科技有限公司，
类型：发明
国别省市：87[中国|西安]