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一种并行ＳＣＲＡＭＢＬＥ算法Ｖｅｒｉｌｏｇ?ＨＤＬ代码自动生成器及方法，其生成器包括基于ｍｏｄｅｌｓｉｍ仿真平台上系数产生电路和代码产生模块，系数产生电路运行产生的系数文件Ｃ．ｔｘｔ，代码产生模块ＶＧ．ｖ再运行，并自动调用用ＣＧ．ｖ生成的系...
该专利属于西安奇维测控科技有限公司所有，仅供学习研究参考，未经过西安奇维测控科技有限公司授权不得商用。

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