用于实现层级式测试设计解决方案的方法和装置制造方法及图纸

本发明专利技术涉及用于实现层级式测试设计解决方案的方法和装置。具体地，公开了用于实现电路上的层级式测试设计（ＤＦＴ）逻辑的方法和设备。该层级式ＤＦＴ逻辑实现ＤＦＴ电路，其可以专用于模块，并且可以将用于多个模块的ＤＦＴ配置为共享顺序输入信号和／或共享顺序输出信号。在操作期间，第一模块的ＤＦＴ电路可以将来自顺序输入信号的比特序列传播至第二模块的ＤＦＴ电路，使得该比特序列可以包括用于控制该ＤＦＴ电路的一组控制信号值，并且可以包括用于测试该模块的压缩测试向量。此外，用于第二模块的ＤＦＴ电路可以生成顺序响应信号，其组合了来自第二模块的压缩响应向量和来自第一模块的ＤＦＴ电路的顺序响应信号。

【技术实现步骤摘要】

本公开总体上涉及电子设计自动化。更具体地，本公开涉及实现用于模块化电路 设计的层级式测试设计(DFT)逻辑的方法和设备。
技术介绍
半导体制造技术中的显著改进使得将上千万的器件集成到单个IC(集成电路)上 成为可能。这些进展已经在半导体芯片的设计和制造中带来了新的挑战。具体地，芯片测 试已经成为电路设计最具挑战的方面之一。 被测电路(CUT)可以视为具有输入和输出的组合逻辑和/或时序逻辑。可以通过 首先对CUT的输入应用测试向量并且捕获其输出来测试CUT。继而可以通过比较CUT的实 际输出与"良好"芯片的输出来标识CUT中的故障。用于测试芯片的常见技术包括利用测 试设计(DFT)电路来增强CUT，其中DFT电路包括对CUT应用测试向量并且捕获来自该CUT 的响应输出的触发器(flip-flop)。通常，测试向量被扫描至与CUT的输入相耦合的一组触 发器中。接下来，对芯片进行钟控并且在第二组触发器中捕获该CUT的响应值，继而可以扫 描出该响应值。最后，该响应值可以用于确定CUT是否有故障。 在多模块设计中，可以利用专用DFT电路来增强CUT的每个模块，以测试这些模 块。遗憾的是，在具本文档来自技高网...

【技术保护点】
一种用于测试电路的方法，所述方法包括：配置第一测试设计（ＤＦＴ）核，用于对所述电路的第一模块执行测试，这是通过下述操作实现的：配置所述ＤＦＴ核的测试输入集合，用于接收压缩的测试向量；配置所述第一ＤＦＴ核的组合解压缩逻辑，用于通过对所述压缩的测试向量进行解压缩来生成非压缩的测试向量，其中所述非压缩的测试向量被扫描到扫描链集合中；配置组合压缩逻辑，用于通过压缩响应向量来生成压缩的响应向量，其中所述响应向量从所述扫描链集合中扫描出来；以及配置所述第一ＤＦＴ核的响应输出集合，用于接收所述压缩的响应向量；配置第一触发器串列，用于接收与所述压缩的测试向量相关联的输入比特流，其中所述第一触发器串列中的第一触...

【技术特征摘要】
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【专利技术属性】
技术研发人员：R卡普尔，A钱德拉，Y卡恩扎瓦，J赛基阿，
申请(专利权)人：新思科技有限公司，
类型：发明
国别省市：US[美国]