System.ArgumentOutOfRangeException: 索引和长度必须引用该字符串内的位置。 参数名: length 在 System.String.Substring(Int32 startIndex, Int32 length) 在 zhuanliShow.Bind() 带状铜合金材、使用其的半导体引线框架、半导体集成电路及电子器件、以及制造引线框架的方法及将带状铜合金材使用作为引线框架的方法技术_技高网

带状铜合金材、使用其的半导体引线框架、半导体集成电路及电子器件、以及制造引线框架的方法及将带状铜合金材使用作为引线框架的方法技术

技术编号:41976272 阅读:31 留言:0更新日期:2024-07-10 16:55
本发明专利技术的课题为提供一种强度高且抑制切割时产生毛边的带状铜合金材。本发明专利技术的带状铜合金材由超过0.1质量%的Si、Ni,以及余量铜及不可避免的杂质所构成,且通过规定的方法所测得的0.2%保证应力为550MPa以上,且通过规定的方法所测得的于400℃加热30分钟后于大气环境中静置并在铜合金的温度降低至室温时的断裂伸长率为10%以下。

【技术实现步骤摘要】
【国外来华专利技术】

本专利技术涉及一种能够适用于电子材料等电子零件的制造的带状铜合金材、使用其的半导体引线框架、半导体集成电路及电子器件,以及制造引线框架的方法及将带状铜合金材使用作为引线框架的方法。


技术介绍

1、作为半导体封装体的制造方法,以往是使用于各个引线框架的规定位置配置半导体芯片,以导线将引线框架的引线部与半导体芯片连接并进行树脂密封的方法。另一方面,近年来,为了提升生产效率,而开发了一种map(mold array process,模具阵列处理)方式。

2、于该map方式中,如图1所示,使用经由连杆6将制品形状的引线框架的引线部2、4沿纵横连接多个而成的引线框架坯体10x,于该引线框架坯体10x的规定位置分别配置多个半导体芯片102、104……并与各引线部2、4电连接,并且将整体一次性进行树脂密封。继而,以旋转刀50沿连杆6与各引线部2、4之间的切割方向e1、e2进行切割而进行单片化,切分成各个半导体封装体制品。

3、map方式尤其适宜用于被称为qfn(quad flat non lead package,方形扁平无引脚封装)型半导体封装体的引线未伸出的无引线构造。

4、于引线框架中,对为引线框架的原材料的铜合金要求高强度化,而开发了一种提升铜合金强度的技术(专利文献1)。

5、现有技术文献

6、专利文献

7、专利文献1:日本特开2019-167612号公报。


技术实现思路

1、[专利技术所欲解决的问题]

>2、然而,如图2所示,切割是将经树脂30密封的引线部2与树脂30一同进行切分,因此沿着切割方向e1的切割面是树脂30中含有引线部2的形态。而且,于切割面的引线部2的切割方向e1下游侧,经常观察到被称为切割毛边2a的形状不良。若引线部2的前端的毛边2a自引线部2本身突出得较多,并与相邻的引线部接触,则有电路短路的忧虑。

3、又,要求将引线部2的宽度w1控制于相对于规定的设计宽度w0的容许差(例如,容许差|w1-w0|为w0的±10%以下)的范围内。然而,若引线部2的前端的毛边2a变大,则该部位的宽度w2会大幅超出容许差,导致制品不良。

4、就以上方面而言,需减少切割毛边。尤其是随着电子零件的小型化,引线部的宽度及间距有变小的倾向,而进一步要求减少切割毛边。

5、即,本专利技术是为了解决上述问题而完成的,其目的在于提供一种高强度且能够抑制在经树脂密封的状态下进行切割时产生毛边的带状铜合金材、使用其的半导体引线框架、半导体集成电路及电子器件,以及制造引线框架的方法及将带状铜合金材使用作为引线框架的方法。

6、[解决问题的技术手段]

7、本专利技术人等进行了各种研究,结果发现,图2所示的切割毛边2a是因下述原因形成,即,切割面的引线部2因沿着与引线部2垂直的切割方向e1放置旋转刀进行切割时的剪力,而沿与其延伸方向l垂直的切割方向e1延伸。

8、进而发现,沿与引线部垂直的切割方向进行切割时的毛边的宽度w2相对于设计宽度w0的比率,与受到加热处理时的铜合金原材料本身的断裂伸长率大致相同。认为其原因在于,例如如上述qfn(quad flat non lead package)型半导体封装体般,引线部是在被限制于树脂中的状态下受到切割,因此如与铜原材料的拉伸试验相同的机制发挥作用。

9、又,于将铜合金使用作为用于半导体封装体用的引线框架(以下,亦仅记载为“半导体引线框架”)时,存在将岛状物(アイランド)与半导体芯片进行接合的晶粒黏着步骤,此处,于芯片表面形成镀覆层,于镀覆层与岛状物重叠的状态下以400℃左右的温度进行加热处理,通过热扩散而进行接合。又,作为晶粒黏着的其他方法,亦存在将岛状物与半导体芯片进行焊接的方法,但于该情形时,焊接温度亦为300℃以上。因此可知,就抑制切割毛边产生的观点而言,即便于在400℃对铜合金进行30分钟加热的情形时,亦需将该铜合金的断裂伸长率控制得较低。

10、即,本专利技术的带状铜合金材是如下所述的带状铜合金材,其由超过0.1质量%的si、ni,以及余量铜及不可避免的杂质所构成,且通过下述方法所测得的0.2%保证应力为550mpa以上,且于400℃加热30分钟后于大气环境中静置并降低至室温后,通过下述方法进行测定时的断裂伸长率为10%以下。

11、0.2%保证应力的测定方法:

12、利用拉伸试验机,依据jis-z2241(2011),分别测定与压延方向平行的方向上的0.2%保证应力(ys)。以拉伸方向成为与压延方向平行的方向的方式,使用压制机制作jis13b号试片。关于拉伸试验的条件,设为试片宽度12.5mm、室温(25℃)、拉伸速度5mm/min、标距(ゲージ長さ)50mm。以重复次数n=2(2个试片)进行试验,将2个数据的平均值作为所获得的试样的0.2%保证应力。

13、于400℃加热30分钟后于大气环境中静置并在铜合金的温度降低至室温时的断裂伸长率的测定方法:

14、以使拉伸方向成为压延方向的方式,使用压制机制作jis13b号试片。为了防止该试片的表面氧化,而以厚度为35μm的精铜箔包装试样,将其与外部气体阻隔,对于该经阻隔的试样,于大气环境下以400℃进行30分钟加热。其后,将试片于大气环境中静置,使铜合金的温度降低至室温(25℃)。其后,依据jis-z2241(2011),利用拉伸试验机来测定jis-z2241(2011)所规定的断裂伸长率(%)。关于拉伸试验的条件,设为试片宽度12.5mm、室温(25℃)、拉伸速度5mm/min、标距50mm。以重复次数n=2(2个试片)进行试验,将2个数据的平均值作为断裂伸长率(%)。

15、本专利技术的带状铜合金材可进而含有与si形成化合物的一种以上的元素,上述与si形成化合物的一种以上的元素优选为选自co、cr、mn、mg及fe中的一种以上的元素。

16、本专利技术的带状铜合金材优选含有:超过0.1质量%的si、ni、及合计为0.5质量%以上的与si形成化合物的一种以上的元素。

17、本专利技术的带状铜合金材优选含有超过0.1质量%至1.8质量%的si、ni、及合计为0.5~7.0质量%的与si形成化合物的一种以上的元素。

18、本专利技术的带状铜合金材优选含有sn和/或zn。

19、本专利技术的带状铜合金材优选为cu-ni-si系铜合金。

20、本专利技术的带状铜合金材优选为含有ni:2.2~4.2质量%、si:0.25~1.2质量%、pb:未达0.1质量%、zn:未达1.0质量%、fe:未达0.20质量%、mn:未达0.10质量%、mg:0.05~0.30质量%、且余量由cu及不可避免的杂质所构成的cu-ni-si系铜合金。

21、本专利技术的带状铜合金材优选通过以下方法所测得的拉伸强度为800mpa以上。

22、拉伸强度的测定方法:

23、利用拉伸试验机,依据本文档来自技高网...

【技术保护点】

1.一种带状铜合金材,其由超过0.1质量%的Si、Ni,以及余量铜及不可避免的杂质所构成,

2.根据权利要求1所述的带状铜合金材,其进一步含有与Si形成化合物的一种以上的元素。

3.根据权利要求2所述的带状铜合金材,其中,该与Si形成化合物的一种以上的元素为选自Co、Cr、Mn、Mg及Fe中的一种以上的元素。

4.根据权利要求2或3所述的带状铜合金材,其含有合计为0.5质量%以上的该与Si形成化合物的一种以上的元素。

5.根据权利要求2至4中任一项所述的带状铜合金材,其含有:

6.根据权利要求1至5中任一项所述的带状铜合金材,其含有Sn和/或Zn。

7.根据权利要求6所述的带状铜合金材,其含有Ni:2.2~4.2质量%、Si:0.25~1.2质量%、Pb:未达0.1质量%、Zn:未达1.0质量%、Fe:未达0.20质量%、Mn:未达0.10质量%、Mg:0.05~0.30质量%、且余量由Cu及不可避免的杂质所构成的Cu-Ni-Si系铜合金。

8.根据权利要求1至7中任一项所述的带状铜合金材,其中,通过以下方法所测得的拉伸强度为800MPa以上,

9.根据权利要求1至8中任一项所述的带状铜合金材,其导电率为30%以上。

10.根据权利要求1至9中任一项所述的带状铜合金材,其用于通过MAP方式所制造的半导体封装体。

11.一种半导体引线框架,其由根据权利要求1至10中任一项所述的带状铜合金材所构成。

12.根据权利要求11所述的半导体引线框架,其具备多个引线部及连杆,该多个引线部经由该连杆而连接。

13.一种半导体集成电路,其是具备根据权利要求11或12所述的半导体引线框架而成。

14.根据权利要求13所述的半导体集成电路,其具备该半导体引线框架、多个半导体芯片及导线,

15.一种电子器件,其是使用根据权利要求13或14所述的半导体集成电路而成。

16.一种制造引线框架的方法,其是使用带状铜合金材而制造,该带状铜合金材的0.2%保证应力为550MPa以上,且于400℃加热30分钟后于大气环境中静置并在铜合金的温度降低至室温时的断裂伸长率为10%以下。

17.根据权利要求16所述的制造引线框架的方法,其包括对该带状铜合金材进行蚀刻的步骤。

18.一种将带状铜合金材使用作为引线框架的方法,其中,该带状铜合金材的0.2%保证应力为550MPa以上,且于400℃加热30分钟后于大气环境中静置并在铜合金的温度降低至室温时的断裂伸长率为10%以下。

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【技术特征摘要】
【国外来华专利技术】

1.一种带状铜合金材,其由超过0.1质量%的si、ni,以及余量铜及不可避免的杂质所构成,

2.根据权利要求1所述的带状铜合金材,其进一步含有与si形成化合物的一种以上的元素。

3.根据权利要求2所述的带状铜合金材,其中,该与si形成化合物的一种以上的元素为选自co、cr、mn、mg及fe中的一种以上的元素。

4.根据权利要求2或3所述的带状铜合金材,其含有合计为0.5质量%以上的该与si形成化合物的一种以上的元素。

5.根据权利要求2至4中任一项所述的带状铜合金材,其含有:

6.根据权利要求1至5中任一项所述的带状铜合金材,其含有sn和/或zn。

7.根据权利要求6所述的带状铜合金材,其含有ni:2.2~4.2质量%、si:0.25~1.2质量%、pb:未达0.1质量%、zn:未达1.0质量%、fe:未达0.20质量%、mn:未达0.10质量%、mg:0.05~0.30质量%、且余量由cu及不可避免的杂质所构成的cu-ni-si系铜合金。

8.根据权利要求1至7中任一项所述的带状铜合金材,其中,通过以下方法所测得的拉伸强度为800mpa以上,

9.根据权利要求1至8中任一项所述的带状铜合金材,其导电率为30%以上。

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【专利技术属性】
技术研发人员:中妻宗彦
申请(专利权)人:JX金属株式会社
类型:发明
国别省市:

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