用于检错和纠错的两阶段定时停滞技术制造技术

本发明专利技术涉及用于检错和纠错的两阶段定时停滞技术。本发明专利技术的一个实施例提供一种用定时错误检测和纠正机制扩充电路设计的系统。这一系统首先将电路分割为由独立时钟源钟控的一组块，并且在这一组块之间集成错误信号传播电路。对于相应块，该系统确定将实施为双倍数据采样寄存器的一组内部寄存器，并且用双倍数据采样寄存器取代确定的一组内部寄存器，其中给定的双倍数据采样寄存器被配置成在它检测到定时错误时生成错误信号。然后，该系统将两阶段纠错电路集成到相应块中，其中当被双倍数据采样寄存器通知定时错误时，两阶段纠错电路被配置成停滞相应块中的寄存器。

【技术实现步骤摘要】

本专利技术主要地涉及用于检测和纠正电路中的错误的技术和系统。具体而言，本专利技术涉及用于扩充电路设计以检测和纠正定时错误的技术和系统。
技术介绍
半导体制作技术的发展通过制作更小晶体管并且将这些晶体管更近地压縮在一起，已经引起每一半导体器件的晶体管数目剧增。然而，这些新设计实践可能使制作的集成电路(IC)更容易受到可能影响IC性能的物理故障或者寄生效应。回应这些潜在危险，常常只要有可能就设计具有冗余、检错和纠错的IC以使这些电路更稳健。然而，与这样的检错和纠错电路关联的性能和布局开销可能使它们在新电路设计中难以广泛应用。 具体而言，针对制造的IC的定时延迟错误在用于IC的初始设计循环期间难以估计和防止。这些错误在不能在对寄存器进行采样以捕获产生的结果之前完成针对给定输入矢量的计算时出现。在一些场合中，定时延迟错误可能由于随机制造错误而出现在制造的IC中，此时可能丢弃有故障的IC。然而，当在一批制造的IC内遇到定时延迟错误时，可以降低用于IC的时钟频率以允许IC正确地操作，但是以牺牲为IC设计的操作性能水平为代价。 另一方面，制造的IC可以在比针对它的电路设计而预测的频率更高的频率工作。当设计和实施给定电路时，该电路一般被设计成在保守的用于过程和环境变量的值的集合(即，设计拐角)内操作。另外，通常填补由分析算法和模型所生成的针对电路的定时预测，以解决它们不能对一些物理、电和/或逻辑效应进行建模。这些预测产生如下设计裕度，该设计裕度是在制造的电路与分析结果之间的定时中的差异，并且它是对性能预测对于设计过程而言有多保守的测量。当由于大设计裕度而引起所假设的最坏情况的场景无法用硅具体实现时，该大设计裕度的结果是超裕度设计的电路，这是所不希望的。普遍做法是在宽范围的功率和时钟频率参数之下测试制作的IC以确定IC的实际工作参数。通常一旦IC经历定时错误就发现IC的一个断点。 已经开发用于检测和纠正定时错误的诸多解决方案，并且这些方案中的多种方案基于双倍数据采样寄存器(DDSR)。 DDSR是如下的经过修改的触发器(FF)，该FF能够通过使用比标准寄存器更迟地对数据进行采样的额外阴影锁存器、然后比较两个采样数据的差异，来检测延迟错误。如果DDSR的阴影锁存器采样到与DDSR的常规锁存器不同的值，则DDSR确定它已经检测到错误。 一旦DDSR已经检测到错误，错误信号就传播到设计中的可以纠正错误的逻辑。 然而，利用DDSR来实施检错电路的现有系统常常要求存在对电路的专门化流水线组织，并且通过刷新流水线和重放指令/数据来进行纠错。用于执行检错和纠错的两种常用DDSR解决方案包括 *通过停滞(stall)时钟以允许利用来自阴影锁存器的正确值取代不正确的值或者通过停滞修改的流水线设计中的数据，在原处纠错。 在检测到电路流水线中的错误之后刷新该流水线，并且允许电路流水线重新计算结果。 这些实施可能对给定的电路设计引起大量物理开销，并且可能在刷新流水线以进行纠错时引入显著性能损失。第一种解决方案可能对可以用检错和纠错能力扩充什么类别的电路设定严格限制，因为它要求简易流水线。另外，它也由于它的纠错机制和修改的电路流水线而引起大量电路开销。第一种解决方案通常用于定制电路设计，其中检错和纠错适用于设计的特定部分。没有广泛使用第二种解决方案以用检错和纠错能力扩充一般的ASIC设计，因为它无论何时检测错误都可能引起大量性能开销。
技术实现思路
本专利技术的一个实施例提供用于用定时错误检测和纠正机制扩充电路设计的方法和装置。这一系统首先将电路分割为由独立时钟信号钟控的一组块并且在这一组块之间集成错误信号传播电路。对于相应块，该系统确定将实施为双倍数据采样寄存器的一组内部寄存器，并且用双倍数据采样寄存器取代确定的一组内部寄存器，其中给定的双倍数据采样寄存器被配置成在它检测到定时错误时生成错误信号。然后，该系统将两阶段纠错电路集成到相应块中，其中在被双倍数据采样寄存器通知定时错误时，两阶段纠错电路被配置成停滞相应块中的寄存器。该系统还将根据全局时钟信号和错误信号来生成局部时钟信号的定时电路集成到相应块中。 在对这一实施例的一种变化中，该系统通过配置相应块的内部寄存器以在两阶段纠错电路的第一或者第二停滞阶段期间停滞来将两阶段纠错电路集成到相应块中。另外，该系统配置输入缓存器以在第一停滞阶段期间对相应块的输入信号源的信号值进行采样和保持。该系统配置输入复用器以在第二停滞阶段期间选择输入缓存器的输出信号，并且除此之外选择用于相应块的输入信号源，从而输入复用器的输出信号耦合到相应块的主输入信号。该系统还配置第一输出寄存器以在两阶段纠错电路的第二停滞阶段期间停滞，其中第一输出寄存器的输出信号耦合到相应块的主输出信号。类似地，该系统配置第二输出寄存器以在两阶段纠错电路的第一或者第二停滞阶段期间停滞，其中第二输出寄存器的输出信号耦合到第一输出寄存器的输入信号。 在又一变化中，两阶段纠错电路针对在双倍数据采样寄存器通知定时错误之后的时钟循环激活第一停滞阶段。 在又一变化中，两阶段纠错电路针对在第一停滞阶段之后的时钟循环激活第二停滞阶段。 在对这一实施例的一种变化中，该系统通过首先选择检错覆盖范围来确定将实施为双倍数据采样寄存器的一组寄存器，该检错覆盖范围指定相应块中将实施为双倍数据采样寄存器的寄存器的比例。然后，该系统确定相应块中在所需频率难以设计的关键路径，并且从确定的关键路径选择多个寄存器，从而所选寄存器的比例落在所选检错覆盖范围内。 在对这一实施例的一种变化中，该系统通过使用第一逻辑电路来组合由相应块的双倍数据采样寄存器生成的错误信号生成针对相应块的块级错误信号，来在一组块之间集成错误信号传播电路，其中第一逻辑电路在由双倍数据采样寄存器生成的至少一个错误信号的信号值是错误值时将错误值传播到块级错误信号上。另外，错误信号传播电路通过使用第二逻辑电路来组合来自该一组块的块级错误信号来生成全局错误信号，其中第二逻辑电路在至少一个块级错误信号的信号值是错误值时将错误值传播到全局错误信号上。 在又一变化中，相应块的定时电路基于块级错误信号、全局错误信号和全局时钟信号的信号值来生成局部时钟信号。为此，定时电路在块级错误信号和全局错误信号的信号值不是错误值时将全局时钟信号传播到局部时钟信号上。另外，定时电路在块级错误信号或者全局错误信号中的至少一个的信号值是错误值时阻止全局时钟信号的时钟信号转变传播到局部时钟信号上。附图说明 图1图示了根据本专利技术一个实施例的用检错和纠错系统扩充的电路，该电路包括多个电路块和耦合到该电路块的多个通信信号。 图2图示了根据本专利技术一个实施例的扩充电路块。 图3图示了根据本专利技术一个实施例的扩充电路的全局错误传播电路。 图4A图示了根据本专利技术一个实施例的局部错误传播电路。 图4B图示了根据本专利技术一个实施例的全局错误传播电路。 图4C图示了根据本专利技术一个实施例的定时电路。 图4D图示了根据本专利技术一个实施例的局部错误传播电路。 图4E图示了根据本专利技术一个实施例的全局错误传播电路。 图4F图示了根据本专利技术一个实施例的定时电路。 图5A图示了根据本专利技术一个实施例的四级布尔AND运算。 图5B图示了根据本专利技术一个实施例的用于四级布尔AND运算的晶体本文档来自技高网...

【技术保护点】
一种用于扩充电路以检测和纠正定时错误的方法，所述方法包括：将所述电路分割为一组块，其中相应块由局部时钟信号来钟控；在所述一组块之间集成错误信号传播电路；以及对于相应块：确定将实施为双倍数据采样寄存器的一组内部寄存器，其中给定的双倍数据采样寄存器被配置成在它检测到定时错误时生成错误信号；用双倍数据采样寄存器取代所确定的一组内部寄存器；将两阶段纠错电路集成到所述相应块中，其中在被双倍数据采样寄存器通知定时错误时，所述两阶段纠错电路被配置成停滞所述相应块中的寄存器；以及将根据全局时钟信号和所述错误信号来生成所述局部时钟信号的定时电路集成到所述相应块中。

【技术特征摘要】
US 2008-10-22 12/256,338一种用于扩充电路以检测和纠正定时错误的方法，所述方法包括将所述电路分割为一组块，其中相应块由局部时钟信号来钟控；在所述一组块之间集成错误信号传播电路；以及对于相应块确定将实施为双倍数据采样寄存器的一组内部寄存器，其中给定的双倍数据采样寄存器被配置成在它检测到定时错误时生成错误信号；用双倍数据采样寄存器取代所确定的一组内部寄存器；将两阶段纠错电路集成到所述相应块中，其中在被双倍数据采样寄存器通知定时错误时，所述两阶段纠错电路被配置成停滞所述相应块中的寄存器；以及将根据全局时钟信号和所述错误信号来生成所述局部时钟信号的定时电路集成到所述相应块中。2. 根据权利要求1所述的方法，其中将所述两阶段纠错电路集成到所述相应块中包括配置所述相应块的内部寄存器以在所述两阶段纠错电路的第一或者第二停滞阶段期 间停滞；配置输入缓存器以在所述第一停滞阶段期间对所述相应块的输入信号源的信号值进 行采样和保持；配置输入复用器以在所述第二停滞阶段期间选择所述输入缓存器的输出信号，并且除 此之外选择用于所述相应块的输入信号源，其中所述输入复用器的输出耦合到所述相应块 的主输入信号；配置第一输出寄存器以在所述两阶段纠错电路的所述第二停滞阶段期间停滞，其中所 述第一输出寄存器的输出信号耦合到所述相应块的主输出信号；以及配置第二输出寄存器以在所述两阶段纠错电路的所述第一或者第二停滞阶段期间停 滞，其中所述第二输出寄存器的输出信号耦合到所述第一输出寄存器的输入信号。3. 根据权利要求2所述的方法，其中所述两阶段纠错电路针对在双倍数据采样寄存器 通知定时错误之后的时钟循环激活所述第一停滞阶段。4. 根据权利要求3所述的方法，其中所述两阶段纠错电路针对在所述第一停滞阶段之 后的时钟循环激活所述第二停滞阶段。5. 根据权利要求1所述的方法，其中确定将实施为双倍数据采样寄存器的一组寄存器 包括选择检错覆盖范围，所述检错覆盖范围指定相应块中将实施为双倍数据采样寄存器的 寄存器的比例；确定所述相应块中在所需频率难以设计的关键路径；以及从所述确定的关键路径选择多个寄存器，使得选择的寄存器的比例落在所述选择的检 错覆盖范围内。6. 根据权利要求1所述的方法，其中在所述一组块之间集成错误信号传播电路包括 通过使用第一逻辑电路来组合由相应块的所述双倍数据采样寄存器生成的所述错误信号，从而生成针对相应块的块级错误信号，其中所述第一逻辑电路在由所述双倍数据采 样寄存器生成的至少一个所述错误信号的信号值是错误值时，将错误值传播到所述块级错误信号上；以及通过使用第二逻辑电路来组合来自所述一组块的块级错误信号来生成全局错误信号， 其中所述第二逻辑电路在至少一个所述块级错误信号的信号值是错误值时将错误值传播 到所述全局错误信号上。7. 根据权利要求6所述的方法，其中所述相应块的所述定时电路基于所述块级错误信 号、所述全局错误信号和所述全局时钟信号来生成所述局部时钟信号；其中所述定时电路在所述块级错误信号和所述全局错误信号的信号值不是错误值时 将所述全局时钟信号传播到所述局部时钟信号上；以及其中所述定时电路在所述块级错误信号或者所述全局错误信号中的至少一个的信号 值是错误值时阻止所述全局时钟信号的时钟信号转变传播到所述局部时钟信号上。8. —种用于扩充电路以检测和纠正定时错误的设备，所述设备包括 分割装置，用于将所述电路分割为一组块，其中相应块由局部时钟信号钟控； 第一集成装置，用于在所述一组块之间集成错误信号传播电路；以及 对于相应块确定装置，用于确定将实施为双倍数据采样寄存器的一组内部寄存器，其中给定的双 倍数据采样寄存器被配置成在它检测到定时错误时生成错误信号；取代装置，用于用双倍数据采样寄存器取代所述确定的一组内部寄存器；第二集成装置，用于将两阶段纠错电路集成到所述相应块中，其中在被双倍数据采样 寄存器通知定时错误时，所述两阶段纠错电路被配置成停滞所述相应块中的寄存器；以及第三集成装置，用于将根据全局时钟信号和所述错误信号来生成所述局部时钟信号的 定时电路集成到所述相应块中。9. 根据权利要求8所述的设备，其中所述第二集成装置包括第一配置装置，用于配置所述相应块的内部寄存器以在所述两阶段纠错电路的第一或 者第二停滞阶段期间停滞；第二配置装置，用于配置输入缓存器以在所述第一停滞阶段期间对所述相应块的输入 信号源的信号值进行采样和保持；第三配置装置，用于配置输入复用器以在所述第二停滞阶段期间选择所述输入缓存器 的输出信号，并且...

【专利技术属性】
技术研发人员：F达图，NV舍诺伊，
申请(专利权)人：新思科技有限公司，
类型：发明
国别省市：US[美国]