本发明专利技术公开一种提供类型－１单元与类型－２单元的集成电路。类型－１单元包括具有默认多晶硅间距的多晶硅线。类型－２单元包括具有非默认多晶硅间距的多晶硅线。第一边界区域包括至少一个隔离区域，所述隔离区域沿Ｘ方向位于类型－１单元与类型－２单元之间。所述第一边界区域包括至少一个合并伪多晶硅线，其中所述至少一个合并伪多晶硅线包括符合所述类型－１单元的默认多晶硅间距的第一部分，以及符合所述类型－２单元的非默认多晶硅间距的第二部分。
【技术实现步骤摘要】
本专利技术通常涉及集成电路结构版图，尤其涉及一种具有默认多晶硅间距单元与非默认多晶硅间距单元混合的系统以及集成电路版图。
技术介绍
随着半导体工业对晶体管密度的改进，其中一个挑战是控制制造变化。由于多晶硅临界尺寸(CD )影响着晶体管性能，因此多晶硅临界尺寸(CD )控制是集成电路处理中的一个关键要求。多晶硅临界尺寸控制通常必须变化尺寸来用于新技术，以跟上沟道长度常数的百分比变化。这些关键要求常常使得多晶硅第 一 层需要新的图案化解决方案和设计准则。在光刻和蚀刻工艺过程中，增强临界尺寸控制的公知方法是在版图工艺中插入伪多晶硅线。伪多晶硅线有助于后续的蚀刻工艺，以及有助于图案化。由于不同的图案密度导致的不同的蚀刻剂消耗使得在密集和单个图案之间的蚀刻歪斜。通常，区域中具有低密度的所有可用蚀刻剂被快速消耗，并因而蚀刻率显著下降。为了减少蚀刻歪斜，可以以特定间隔邻近主要图案插入伪多晶硅线。此外，伪多晶硅线可以放置在有源层区域的外侧。伪多晶硅线需要正确放置，从而实现电阻的适刷性以及实现更好的蚀刻工艺设计规则指定了器件版图的约束。例如，设计规则通常指定可在版图中使用的最小宽度结构，例如多晶硅线宽度和沟道长度。此外，设计规则指定了可用来确保结构不会短路的结构间最小间距。正常间隔的结构线的间距为第一线的第一侧到下一线的第一侧的距离。因此，间距为结构线宽度加上结构线之间的中间间隔。早期的现有版图已经放松了设计规则，允许多晶硅宽度、间隔和器件方位随意组合。由于器件缩减，设计^见则发生改变，以适应光学邻近^务正(Optical proximity correction, OPC)和/或相位偏移光罩(PSM )、和/或离轴照明(OAI)的使用。在照明技术，例如离轴照明中，获得最小线宽和最小间隔的变化不允许相同的缩放比例用于较宽的线，或者可能使得沿X方向和Y方向的缩放比例不同。当版图可预测，并且不存在由于^f吏用不期望的设计规则组合而造成的热区时，这些工具和方法起到最好的作用。在一些工艺中，例如如果使用离轴照明，则选择光刻工艺来增强版图中最常见间距的特性。当对设计中最少或最常使用的间距进行优化时，可能存在其他间距，光刻工艺导致对该间距的较弱响应，并因而导致较小的聚焦/工艺窗深度。这些问题已经导致具有一致多晶硅间距的版图单元的出现，其中一致多晶硅间距沿着越过器件单元的单一方向定位。这些单元被称作为默认单元。因此，在实施基于限制的多晶硅线宽度、多晶硅间隔以及方向的多晶硅版图规则时设计规则将改变。但是， 一些电路不能满足多晶硅间距的要求。例如，脚部(footer)、头部(header)、电平转换器以及解耦单元可能需要不同的多晶硅间距。使用默认多晶硅间距单元库的电路设计者可能需要在器件版图中设置非默认多晶硅间距单元。随着电路设计者努力将非默认单元应用到其它默认单元器件中，混淆以及器件版图困难可能出现。然后，需要的是一种适应默认和非默认单元的混合多晶硅间距单元的新集成电路结构及系统，以克服现有技术的上述缺陷。
技术实现思路
通过混合默认多晶硅间距单元和非默认多晶硅间距单元的集成电路结构和系统，通常上述及其他问题可以解决或避开，并且通常获得技术优点。根据本专利技术的实施例，本专利技术提出了一种保留类型-1单元与类型-2单元的集成电路。类型-1单元包括具有默认多晶硅间距的多晶硅线。类型-2单元包括具有非默认多晶硅间距的多晶硅线。第 一边界区域包括至少一个隔离区域，所述隔离区域沿X方向位于类型-l单元与类型-2单元之间。所述第一边界区域包括至少一个合并伪多晶硅线，其中所述至少一个合并伪多晶硅线包括符合所述类型-1单元的默认多晶硅间距的第一部分，以及符合所述类型-2单元的非默认多晶硅间距的第二部分。优选实施例的优点包括，提供了用来控制将非默认多晶硅单元包括到默认多晶硅间距单元器件中的规则。当除了默认多晶硅单元外提供非默认多晶硅单元到设计版图中时，这些实施例考虑可预见性。.为了更好地理解下文中对本专利技术的详细描述，上文广泛地概述了本专利技术的示例实施例的特征及技术优点。本专利技术实施例的附加特征和优点将在下面的描述中给出，这些特征和优点形成本专利技术保护范围要求的目标。本领域的普通技术人员应当了解，文中公开的概念与特定实施例可以容易地作为修改或设计其他结构或步骤的基础，以实现本专利技术相同的目的。本领域的普通技术人员应当了解，这样的等同结构不脱离如所附权利要求限定的示例实施例的精神和范围。附图说明为了更完全地理解本专利技术的实施例及其附图，现在将结合附图给出下文描述，其中图1为九个默认多晶硅单元的有源和多晶硅层的平面示意图2为九个单元的有源和多晶硅层的平面示意图3为根据本专利技术一个实施例的六个单元的有源和多晶硅层平面示意图4为根据本专利技术另一个实施例的六个单元的有源和多晶硅层平面示意图5为根据本专利技术一个实施例用于将非默认单元容纳在主要默认单元器件版图中的系统流程图；以及图6为根据本专利技术另一个实施例用于将非默认单元容纳在主要默认单元器件版图中的系统流程图。不同附图中的对应数字和符号通常表示对应的部件，除非另有指示。附图的绘制是为了清楚地阐述优选实施例的相关方面，并不需要按照t匕例绘制。具体实施例方式下面将详细讨论本专利技术优选实施例的实现和使用。但是应当理解，示例实施例提供了许多可适应的专利技术概念，这些专利技术概念能够体现在各种不同的特定环境下。这里讨论的特定实施例仅仅显示了实现和使用本专利技术的特定方式，而不能解释为对本专利技术的限制。本专利技术将针对特定环境下，即具有混合默认和非默认单层多晶硅单元的示例实施例进行描述。但是，本专利技术还可以适用于其他半导体器件，包括那些具有多个多晶硅层的半导体器件。现在参考图1，该图显示了九个单元的有源和多晶硅层平面示意图。版图对象的例子包括单元、多晶硅、有源区域、隔离区以及伪多晶硅线，但是不局限于此。在本专利技术的一个实施例中，这些单元在版图中按多行排列。图1所示的示例版图100包括来自例如单元库的默认多晶硅单元。默认多晶硅表示大多数器件单元的多晶硅间距。多晶硅间距被限制为库单元和/或器件单元的特定间距。限制的间距则变为用于单元、器件或库的默认间距。任何具有不同间距的单元则为非限制或非默认单元。每个单元，单元-la到单元-li为类型-1或者默认多晶硅单元。每个单元具有隔离区边界，围绕所有的有源和多晶硅形状(虚线)。这些单元边界沿X方向邻接。单元高度沿Y方向，并且单元宽度沿X方向。单元-la、单元-ld和单元-lg的单元高度H，，分别为Ha、 Hd和Hg。单元lg、单元lh和单元li的单元宽度W分别为Wg、 Wh和Wi。请注意，每个类型-1的单元为均匀的多个默认多晶硅间距。单元-la到li为类型-l (默认)单元。每个单元中的多晶硅线102具有相同的多晶硅间距，例如单元-lc中显示的多晶硅间距104，并且多晶硅线102沿着相同方向定位。此外，从单元到单元之间，多晶硅线沿着Y方向以一个在另一个的上方的方式对准，例如单元-lb中的多晶硅线106，单元-le中的多晶硅线108，以及单元-lh中的多晶硅线110。当然，本
普通技术人员应当理解，图1仅显示了那些在器件版图中可以发现的单元数量的少量样本。此外，多于一个的类型-2单元可以放置在版图中。并且，版图中的单元可以本文档来自技高网...
【技术保护点】
一种集成电路，包括： 类型－１单元，所述类型－１单元包括具有默认多晶硅间距的多晶硅线； 类型－２单元，所述类型－２单元包括具有非默认多晶硅间距的多晶硅线；以及 第一边界区域，包括在至少一个类型－１单元与所述类型－２单元之间 沿第一方向的至少一个隔离区域，所述第一边界区域具有至少一个合并伪多晶硅线，其中所述至少一个合并伪多晶硅线包括符合所述类型－１单元的多晶硅间距的第一部分，以及符合所述类型－２单元的多晶硅间距的第二部分。
【技术特征摘要】
US 2008-9-12 61/096,385;US 2008-12-31 12/347,6281.一种集成电路，包括类型-1单元，所述类型-1单元包括具有默认多晶硅间距的多晶硅线；类型-2单元，所述类型-2单元包括具有非默认多晶硅间距的多晶硅线；以及第一边界区域，包括在至少一个类型-1单元与所述类型-2单元之间沿第一方向的至少一个隔离区域，所述第一边界区域具有至少一个合并伪多晶硅线，其中所述至少一个合并伪多晶硅线包括符合所述类型-1单元的多晶硅间距的第一部分，以及符合所述类型-2单元的多晶硅间距的第二部分。2. 如权利要求1所述的集成电路，还包括位于所述第一边界区域内的 第二伪多晶硅线，使得与所述第一边界区域邻接的类型-1单元中的所有有 源多晶硅线符合默认多晶硅间距规则。3. 如权利要求1所述的集成电路，其中所述类型-2单元在两侧具有所 述第一边界区域，并且所述两侧的每个具有合并的伪多晶硅线。4. 如权利要求1所述的集成电路，还包括第二边界区域，所述第二边 界区域具有在至少一个类型-1单元与类型-2单元之间沿垂直所述第一方向 的第二方向上的扩展隔离区域，其中所述扩展隔离区域的单元高度为默认 多晶硅间距的倍数。5. —种集成电路，包括类型-1单元，所述类型-1单元包括具有默认多晶硅间距的多晶硅线； 类型-2单元，所述类型-2单元包括具有非默认多晶硅间距的多晶硅线；以及第一边界区域，包括在至少一个类型-1单元与所述类型-2单元之间沿 第一方向的至少一个隔离区域，所述第一边界区域具有符合所述类型-1单 元的默认多晶硅间距的边界伪多晶硅线。6. 如权利要求5所述的集成电路，还包括位于所述类型-2单元内的第 二伪多晶硅线，使得与所述类型-2单元邻接的类型-1单元中的有源多晶硅 线符合所述类型-1单元的默认多晶硅间距。7. 如权利要求1或5所述的集成电路，其中所述类型-2单元的宽度为 所述类型-1单元的默认多晶硅间距的倍数。8...
【专利技术属性】
技术研发人员：侯永清，田丽钧，鲁立忠，李秉中，郭大鹏，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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