多重场板ＬＤＭＯＳ器件及其加工方法技术

本发明专利技术公开了一种多重场板ＬＤＭＯＳ器件，包括半导体本体，半导体本体表面设有至少两个场板，每个场板具有与半导体本体表面平行的水平部分，不同场板的水平部分与半导体本体表面之间的距离不等。一种多重场板ＬＤＭＯＳ器件的加工方法，包括以下步骤：１）加工半导体本体；２）于半导体本体的表面沉积一个介质层，再于该介质层上沉积一导电薄膜，经光刻和腐蚀工艺形成第一个场板；３）随后再依次沉积一个介质层和导电薄膜，经光刻和腐蚀工艺形成第二个场板；４）根据需要制作的场板的个数重复步骤３）。在相同的源漏击穿电压要求下，运用多重场板的ＬＤＭＯＳ器件可以显著增加Ｎ型漂移区的掺杂浓度，器件的导通电阻因而可以得到显著的改善。

【技术实现步骤摘要】

本专利技术涉及一种多重场板LDMOS器件及其加工方法。
技术介绍
在功率LDMOS器件中，要求在满足源漏击穿电压BVdss的前提下，尽可能地降低器件的源漏导通电阻Rds， on以降低器件的功率消耗，提高器件的工作效率。但是源漏击穿电压和导通电阻的优化要求却是相互矛盾的，在射频(RF)L匿OS功率器件中，常采用场板(field plate)技术来缓和这一矛盾。常用的单一场板技术有着较大的局限性，因为场板的水平部分与半导体表面间的距离恒定，如图1所示，但是理想的场板要求离开器件表面的距离不应是单一的。
技术实现思路
本专利技术目的是提供一种多重场板L匿OS器件及其加工方法，更好的缓解了源漏击穿电压与导通电阻的优化要求之间的矛盾，改善L匿OS器件的性能。 本专利技术的技术方案是一种多重场板LDMOS器件，包括半导体本体，所述半导体本体表面设有至少两个场板，所述每个场板具有与半导体本体表面平行的水平部分，不同场板的水平部分与半导体本体表面之间的距离不等。 进一步的，所述所有的场板都位于半导体本体的漏漂移区的上方。 进一步的，所述至少两个场板的水平部分与半导体本体表面的距离逐次递增。即第一个场板最靠近半导体本体表面设置，第二个场板略远，依次类推。该逐次递增可以是线性递增，也可以是非均匀的递增，但是较佳的为均匀线性逐次递增。各场板的水平部分间在横向位置上可以有交叠，也可以没有。 —种多重场板LDMOS器件的加工方法，包括以下步骤 1)加工半导体本体，包括了栅的形成； 2)于半导体本体的表面沉积一个介质层，再于该介质层上沉积一导电薄膜，所述导电膜经由光刻和腐蚀工艺形成第一个场板； 3)随后再依次沉积一个介质层和导电薄膜，并经由光刻和腐蚀工艺形成第二个场板； 4)根据需要制作的场板的个数重复步骤3)。如当只需要加工两个场板时，就不需要重复步骤3);当需要加工三个场板时，就将步骤3)重复一次，依次类推。 本专利技术优点是器件仿真计算表明，在所有其它的器件结构参数相同的条件下，对于具有相同的导通电阻的最优化设计的单重场板U)MOS器件和最优化设计的多重场板LDMOS器件，多重场板LDMOS器件的源漏击穿电压要高于单重场板LDMOS器件(如在上述条件下，具有接地的双重场板L匿OS器件的源漏击穿电压为73V，具有接地的单重场板L匿OS器件的源漏击穿电压为61V)。这表明在相同的源漏击穿电压要求下，运用多重场板的U)MOS器件可以显著增加N型漂移区的掺杂浓度，器件的导通电阻因而可以得到显著的3改善。 附图说明 图1为现有技术单重场板LDM0S器件的结构示意图； 图2为本专利技术具体实施例的结构示意图； 图3为本专利技术另一具体实施例第一个场板的连接示意图； 图4为本专利技术另一具体实施例第二个场板的连接示意图。 其中1半导体本体；11漏漂移区；12P型重掺杂衬底；13P型外延层；14P型掺杂 连接或用导电物填充的沟槽；15P型重掺杂源区；16P型掺杂沟道区；17N型重掺杂源区； 18N型重掺杂漏区；19栅；110漏欧姆接触区；lll源欧姆接触区；2场板；2a第一个场板；2b 第二个场板；21水平部分；3介质层；4a第一通孔；4b第二通孔；5a第一金属；5b第二金属。具体实施例方式下面结合附图及实施例对本专利技术作进一步描述 实施例如图2所示，一种源漏击穿电压在60V 120V之间的多重场板LDM0S器 件，包括半导体本体l，所述半导体本体1包括最下层的P型重掺杂衬底12， P型重掺杂衬 底12上的P型外延层13，P型外延层13上形成的P型重掺杂源区15、P型掺杂沟道区16、 N型掺杂漏漂移区ll和N型重掺杂漏区18，其中P型重掺杂区15和P型掺杂沟道区16相 连的位置上形成有N型重掺杂源区17。 P型重掺杂源区15和P型重掺杂衬底12之间还可 设置P型掺杂连接或用导电物填充的沟槽14，该沟槽14内的P型掺杂或导电物与P型重 掺杂衬底12相接触；该沟槽还可以为用导电物填充的通孔。源欧姆接触111设于P型重掺 杂源区15和N型重掺杂源区17的上表面，漏欧姆接触区110设于N型重掺杂漏区18上表 面。所述半导体本体1上还形成有栅19。 如图2所示，所述半导体本体1表面设有三个场板2，所述每个场板2具有与半导 体本体1表面平行的水平部分21，各场板2的水平部分21与半导体本体1表面之间的距离 成均匀线性逐次递增。 所述场板2位于半导体本体1的漏漂移区11的上方。 如图3和图4所示为另一具体实施例的结构示意图，其半导体本体1的结构与上 一实施例相同，但是场板2设有两个，第一个场板2a的水平部分21距半导体本体1表面的 距离在0. 06微米 0. 5微米之间，水平的横向扩展距离在0. 4微米 2微米之间。第二个 场板2b的水平部分距半导体本体1表面的距离在0. 1微米 1微米之间(无论取值如何， 第二场板的水平部分距离半导体本体1表面的距离要远于第一场板)，水平的横向扩展距 离在0.4微米 2微米之间。各场板2的水平部分间在横向位置上有零交叠。各场板2可 由金属或其它形式的导电物(如掺杂的多晶硅，硅化物等)组成，厚度在O. 05微米-0.5微 米间。 所述漏漂移区11的长度在2微米 6微米之间，漂移区的面掺杂浓度在1 6E12/ cm2之间。 —种多重场板L匿0S器件的加工方法，包括以下步骤 1)加工半导体本体l，包括形成栅19 ; 2)于半导体本体1的表面沉积一个介质层3，该介质层的厚度与沉积该介质层前原有的介质层的厚度之和即为第一个场板水平部分距半导体本体表面的距离，再于该介质层3上沉积一导电薄膜，所述导电膜经由光刻和腐蚀工艺形成第一个场板2a ; 3)随后再依次沉积一个介质层3和导电薄膜，并经由光刻和腐蚀工艺形成第二个场板2b ; 4)根据需要制作的场板的个数重复步骤3)。 以具有一层或一层以上金属互连的U)M0S工艺中二个场板的情形为例，一个可能的场板接地方法为 1)沿着栅宽方向每隔20微米 200微米距离安排一个如图3或图4所示的从场板一或场板二到第一金属5a的连接； 2)这些连接再通过第一金属5a和第一通孔4a连接到N型重掺杂源区17和/或P型重掺杂源区15和/或源欧姆接触区lll，从而实现了场板2与地即重掺杂衬底12的连接； 3)同样也可通过第二金属5b和第二通孔4b进行接地连接。 所述各场板可以接不同的直流电压，也可以均接地，其中以各场板均接地效果为佳。而在普通的具有单个场板的U)M0S器件中，场板一般只接地，本专利技术场板的连接方法更加灵活些。 本专利技术尤其适合源漏击穿电压大于40-50V的LDMOS器件使用，缓解了源漏击穿电压与导通电阻的优化要求之间的矛盾，改善U)MOS器件的性能。本文档来自技高网...

【技术保护点】
一种多重场板ＬＤＭＯＳ器件，包括半导体本体（１），其特征在于：所述半导体本体（１）表面设有至少两个场板（２），所述每个场板（２）具有与半导体本体（１）表面平行的水平部分（２１），不同场板（２）的水平部分（２１）与半导体本体（１）表面之间的距离不等。

【技术特征摘要】
一种多重场板LDMOS器件，包括半导体本体(1)，其特征在于所述半导体本体(1)表面设有至少两个场板(2)，所述每个场板(2)具有与半导体本体(1)表面平行的水平部分(21)，不同场板(2)的水平部分(21)与半导体本体(1)表面之间的距离不等。2. 根据权利要求1所述的多重场板LDM0S器件，其特征在于所述场板(2)位于半导 体本体(1)的漏漂移区(11)的上方。3. 根据权利要求1或2所述的多重场板LDM0S器件，其特征在于所述至少两个场板 (2)的水平部分(21)与半导体本体(1)表面的距离逐次递增。4. 根据权利要求...

【专利技术属性】
技术研发人员：陈强，马强，
申请(专利权)人：苏州远创达科技有限公司，远创达科技香港有限公司，远创达科技开曼有限公司，
类型：发明
国别省市：32[中国|江苏]