一种速率连续可变高速并行成型滤波方法和装置制造方法及图纸

本发明专利技术提供一种速率连续可变高速并行成型滤波方法和装置，将待调制数据进行4倍插值得到插值数据，将插值数据进行成型滤波得到成型滤波后数据，然后同时按顺序写入并行FIFO中，数字NCO在采样率Fs下产生符号速率4Rs的并行码钟，以并行码钟读取并行FIFO中的数据得到插值滤波输入数据，以并行码钟做相位累加得到相位累加控制字，根据相位累加控制字查找插值滤波器系数并对插值滤波输入数据做滤波处理得到连续输出数据。本发明专利技术在率先对任意符号速率Rs下的信号做4倍成型滤波，然后再对成型后的4Rs数据做插值滤波，得到4.8G采样率下的连续输出信号，能够大幅度抑制旁瓣频谱，提升高速调制信号输出质量，改善高速调制信号输出的EVM指标，适用于高速信号通信领域。

【技术实现步骤摘要】

本专利技术涉及数字信息的传输，具体涉及一种速率连续可变高速并行成型滤波方法和装置。

技术介绍

1、随着通信技术的高速发展，通信终端数量大幅增加，终端设备具备的通信能力也随之提升，对通信信号质量及信号速率的需求也大大增加。传统设计通过采用成型滤波可有效消除码间干扰，提升信号质量，采用多路并行处理提升信号速率。但由于成型滤波器对信号采样率和信号码率有严格的倍数关系，且无法实现速率连续可变，灵活性差，无法满足大量通信场景对不同信号速率的需求。

2、公开号为cn114124034a的中国专利公开了一种基于fpga的高速并行插值滤波器设计，该设计并行路数为6，并且将信号上采样后经fft操作到频域进行滤波，之后再经过ifft操作将信号变回时域进行重采样。此设计并行度低，且将信号进行fft后滤波在进行ifft的过程流程复杂，资源利用率低，未说明是否能实现任意速率可变及最高采样速率。

3、公开号为cn104539262b的中国专利中公开了一种连续可变速率的数字成型滤波处理方法，该方法采用串行的方式对信号进行了成型滤波处理，适用于速率较低的通信场景，本文档来自技高网...

【技术保护点】

1.一种速率连续可变高速并行成型滤波方法，其特征在于：包括以下步骤：

2.根据权利要求1所述的一种速率连续可变高速并行成型滤波方法，其特征在于：步骤S4中，m为所述成型后数据x2(n)以4Rs速率在时间轴的第m个符号；m写入第Ni个FIFO中。

3.根据权利要求2所述的一种速率连续可变高速并行成型滤波方法，其特征在于：Ni＝mod(m,N)；

4.根据权利要求3所述的一种速率连续可变高速并行成型滤波方法，其特征在于：步骤S5中，

5.根据权利要求1所述的一种速率连续可变高速并行成型滤波方法，其特征在于：步骤S5中，N路并行进行4Rs的频率控...

【技术特征摘要】

1.一种速率连续可变高速并行成型滤波方法，其特征在于：包括以下步骤：

2.根据权利要求1所述的一种速率连续可变高速并行成型滤波方法，其特征在于：步骤s4中，m为所述成型后数据x2(n)以4rs速率在时间轴的第m个符号；m写入第ni个fifo中。

3.根据权利要求2所述的一种速率连续可变高速并行成型滤波方法，其特征在于：ni＝mod(m,n)；

4.根据权利要求3所述的一种速率连续可变高速并行成型滤波方法，其特征在于：步骤s5中，

5.根据权利要求1所述的一种速率连续可变高速并行成型滤波方法，其特征在于：步骤s5中，n路并行进行4rs的频率控制字累加，其中第一路累加1倍控制字，第ni路累加ni倍控制字，若累加结果与上一路相比最高位产生了进位，则此路产生相应码钟。

6.根据权利要求1所述的一种速率连续可变高速并行成型滤波方法，其特征在于：步骤s6中，当并行码钟clk_4rs共...

【专利技术属性】
技术研发人员：杨成武，王磊，王威，罗霞，许利，李永，刘向楠，
申请(专利权)人：北京遥测技术研究所，
类型：发明
国别省市：