【技术实现步骤摘要】
本专利技术涉及半导体锁相环，具体地，涉及一种外部时钟同步和内部时钟双向软切换电路及方法。
技术介绍
1、电源管理芯片广泛应用于便携电子、汽车、照明led、家电等领域，其中，开关电源dc-dc因其高效率，占据主要份额。现代开关电源更加集成化、系统化，经常要与外部的系统控制，如mcu等协同工作；同时也追求高功率，需要多芯片并联。这些复杂的控制要求通常需要在开关电源内集成可同步外部时钟的锁相环pll。
2、如图1所为一款内置pll的开关电源芯片简图。开关电源内置的pll&inter_clk模块负责接收、同步外部系统mcu或主并联芯片master产生的时钟信号；若没有外部时钟信号，则内部自己产生时钟，送到pwm发生器，再通过驱动器，驱动功率mos管，不断地导通、关断，为负载输出恒压或者恒流。
3、传统的pll&inter_clk模块电路如图2所示，clkin引脚用于接收外部时钟输入，clk检测模块检测外部有无时钟信号，产生clk_det信号，比如：高电平代表此时有外部时钟输入，低电平代表此时没有外部时钟输入。鉴频鉴相器pfd、电荷泵cp、电容低通滤波器lpf、压控振荡器vco组成经典的电荷泵锁相环cppll。其中，压控振荡器vco经常由电压控制电流模块gm和电流型张弛振荡器构成。
4、当系统或者主并联芯片发出特定频率的时钟信号，送到clkin引脚和clk检测模块后，产生clk_det＝1，外部时钟信号会进一步被送到鉴频鉴相器pfd，开关s3闭合，鉴频鉴相器pfd比较外部时钟信号和压控振
5、但是，原本的内部时钟频率和外部频率往往相差几百khz到上mhz，这种硬切换会使pll&inter_clk模块产生频率陡变，如图3所示，驱动功率mos管的pwm频率、恒压或恒流输出也会剧烈变化，对负载产生不利的影响。例如，恒压输出时，可能有电压过冲，超过负载耐压，系统控制长期这样硬切换，容易使负载产生可靠性问题，甚至损坏负载；恒流驱动led时，可能出现明显的亮度变化，甚至闪频，影响led使用寿命或客户使用体验。
技术实现思路
1、针对现有技术中存在的问题，本专利技术提供了一种外部时钟同步和内部时钟双向软切换电路及方法，来消除这种外同步频率和内部固定工作频率之间的硬切换，且过渡区时长可调，使dc-dc恒压或恒流输出变化缓和，提高开关电源芯片整体的可靠性和寿命。
2、为实现上述技术目的，本专利技术采用如下技术方案：一种外部时钟同步和内部时钟双向软切换电路，设置于pll&inter_clk模块上，包括：电压比较器、计数锁存器、开关控制逻辑电路、上电流源i4、下电流源i5、第四开关s4和第五开关s5，所述电压比较器的输出端分别与计数锁存器的输入端、开关控制逻辑电路连接，所述计数锁存器的输出端与电压比较器的使能端连接，所述开关控制逻辑电路的输出端分别与第四开关s4、第五开关s5连接，所述第四开关s4还与上电流源i4连接，所述第五开关s5还与下电流镜i5连接；
3、外部时钟信号撤离后，所述电压比较器不断检测输入电压信号v_lpf，并将输入电压信号v_lpf与vref比较，若输入电压信号v_lpf<vref，通过开关控制逻辑电路控制第四开关s4导通，使上电流源i4给输入电压信号v_lpf充电；若输入电压信号v_lpf＞vref，通过开关控制逻辑电路控制第五开关导通，使下电路源i5给输入电压信号v_lpf放电，实现软切换过程；
4、所述计数锁存器用于记录压控振荡器vco输入电压信号v_lpf趋近vref调整的次数。
5、进一步地，所述pll&inter_clk模块包括：clk检测模块、鉴频鉴相器pfd、第一开关s1、第二开关s2、第一偏置电流ia、第二偏置电流ib、电容低通滤波器lpf、压控振荡器vco，所述clk检测模块的clkin引脚用于接收外部时钟输入，所述clk检测模块的输出端与鉴频鉴相器pfd的第一输入端连接，所述鉴频鉴相器pfd的第一输出端与第一开关s1的一端、第一偏置电流ia的输出端串联，所述第一偏置电流ia的输入端与工作电压vdd连接，所述鉴频鉴相器pfd的第二输出端与第二开关s2的一端连接，所述第二开关s2的一端还与第一开关s1的另一端、电容低通滤波器lpf、压控振荡器vco的输入端连接，所述第二开关s2的另一端与第二偏置电流ib的输入端连接，所述第二偏置电流ib的输出端接地；所述压控振荡器vco的输出端分别与开关电源dc-dc中的驱动器、鉴频鉴相器pfd的第一输入端连接。
6、进一步地，所述压控振荡器vco包括：电压控制电流模块gm、第三开关s3、电流型张弛振荡器，所述电压控制电流模块gm的输出端与第三开关s3的一端连接，所述第三开关s3的另一端与电流型张弛振荡器的输入端连接，所述电流型张弛振荡器的输出端分别与开关电源dc-dc中的驱动器、鉴频鉴相器pfd的第一输入端连接。
7、进一步地，还设有第六开关s6，所述电压比较器的第一输入端分别与第一开关s1的另一端、第二开关s2的一端、电容低通滤波器lpf的输入端、第六开关s6的一端、电压控制电流模块gm的第一输入端、第四开关s4的输入端、第五开关s5的输出端连接，所述电压比较器的第二输入端与第六开关s6的另一端连接；所述电压比较器的clk_det信号端与clk检测模块的clk_det信号端连接。
8、进一步地，所述计数锁存器的输出端还分别与第三开关s3、第六开关s6连接。
9、进一步地，所述开关控制逻辑电路包括：第一反相器inv1、第二反相器inv2、或门or2和与门and2，所述第一反相器inv1的输入端与clk检测模块的clk_det信号端连接，所述第一反相器inv1的输出端分别与第二反相器inv2的输入端、与门and2的第一输入端连接，所述第二反相器inv2的输出端与或门or2的第一输入端连接，所述或门or2的第二输入端、与门and2的第二输入端均与电压比较器的输出端连接，所述或门or2的输出端与第四开关s4连接，所述与门and2的输出端与第五开关s5连接。
10、进一步地，所述第四开关s4为pmos晶体管，所述pmos晶体管的栅极与或门or2的输出端连接，所述pmos晶体管的源极与上电流源i4的输出端连接，所述上电流源i4的输入端与工作电压vdd连接；所述pmos晶体管的漏极与电本文档来自技高网...
【技术保护点】
1.一种外部时钟同步和内部时钟双向软切换电路，其特征在于，设置于PLL&Inter_clk模块上，包括：电压比较器、计数锁存器、开关控制逻辑电路、上电流源I4、下电流源I5、第四开关S4和第五开关S5，所述电压比较器的输出端分别与计数锁存器的输入端、开关控制逻辑电路连接，所述计数锁存器的输出端与电压比较器的使能端连接，所述开关控制逻辑电路的输出端分别与第四开关S4、第五开关S5连接，所述第四开关S4还与上电流源I4连接，所述第五开关S5还与下电流镜I5连接；
2.根据权利要求1所述的一种外部时钟同步和内部时钟双向软切换电路，其特征在于，所述PLL&Inter_clk模块包括：Clk检测模块、鉴频鉴相器PFD、第一开关S1、第二开关S2、第一偏置电流IA、第二偏置电流IB、电容低通滤波器LPF、压控振荡器VCO，所述Clk检测模块的CLKIN引脚用于接收外部时钟输入，所述Clk检测模块的输出端与鉴频鉴相器PFD的第一输入端连接，所述鉴频鉴相器PFD的第一输出端与第一开关S1的一端、第一偏置电流IA的输出端串联，所述第一偏置电流IA的输入端与工作电压VDD
3.根据权利要求2所述的一种外部时钟同步和内部时钟双向软切换电路，其特征在于，所述压控振荡器VCO包括：电压控制电流模块Gm、第三开关S3、电流型张弛振荡器，所述电压控制电流模块Gm的输出端与第三开关S3的一端连接，所述第三开关S3的另一端与电流型张弛振荡器的输入端连接，所述电流型张弛振荡器的输出端分别与开关电源DC-DC中的驱动器、鉴频鉴相器PFD的第一输入端连接。
4.根据权利要求3所述的一种外部时钟同步和内部时钟双向软切换电路，其特征在于，还设有第六开关S6，所述电压比较器的第一输入端分别与第一开关S1的另一端、第二开关S2的一端、电容低通滤波器LPF的输入端、第六开关S6的一端、电压控制电流模块Gm的第一输入端、第四开关S4的输入端、第五开关S5的输出端连接，所述电压比较器的第二输入端与第六开关S6的另一端连接；所述电压比较器的Clk_det信号端与Clk检测模块的Clk_det信号端连接。
5.根据权利要求4所述的一种外部时钟同步和内部时钟双向软切换电路，其特征在于，所述计数锁存器的输出端还分别与第三开关S3、第六开关S6连接。
6.根据权利要求5所述的一种外部时钟同步和内部时钟双向软切换电路，其特征在于，所述开关控制逻辑电路包括：第一反相器Inv1、第二反相器Inv2、或门Or2和与门And2，所述第一反相器Inv1的输入端与Clk检测模块的Clk_det信号端连接，所述第一反相器Inv1的输出端分别与第二反相器Inv2的输入端、与门And2的第一输入端连接，所述第二反相器Inv2的输出端与或门Or2的第一输入端连接，所述或门Or2的第二输入端、与门And2的第二输入端均与电压比较器的输出端连接，所述或门Or2的输出端与第四开关S4连接，所述与门And2的输出端与第五开关S5连接。
7.根据权利要求6所述的一种外部时钟同步和内部时钟双向软切换电路，其特征在于，所述第四开关S4为PMOS晶体管，所述PMOS晶体管的栅极与或门Or2的输出端连接，所述PMOS晶体管的源极与上电流源I4的输出端连接，所述上电流源I4的输入端与工作电压VDD连接；所述PMOS晶体管的漏极与电压比较器的第一输入端连接。
8.根据权利要求7所述的一种外部时钟同步和内部时钟双向软切换电路，其特征在于，所述第五开关S5为NMOS晶体管，所述NMOS晶体管的栅极与与门And2的输出端连接，所述NMOS晶体管的源极与下电流源I5的输入端连接，所述下电流源I5的输出端接地；所述NMOS晶体管的漏极与电压比较器的第一输入端连接。
9.一种权利要求1-8任一项所述外部时钟同步和内部时钟双向软切换电路的双向软切换方法，其特征在于，具体过程如下：
10.根据权利要求9所述所述外部时钟同步和内部时钟双向软切换电路的双向软切换方法，其特征在于，当检测到输入电压比较器的电压信号V_lpf<Vref时，电压比较器的输出结果通过开关控制逻辑电路内的或门Or2控制第四开关S4的导通，通过与门And2控制第五开关S5的断开，上电流源I4不断对电压信...
【技术特征摘要】
1.一种外部时钟同步和内部时钟双向软切换电路，其特征在于，设置于pll&inter_clk模块上，包括：电压比较器、计数锁存器、开关控制逻辑电路、上电流源i4、下电流源i5、第四开关s4和第五开关s5，所述电压比较器的输出端分别与计数锁存器的输入端、开关控制逻辑电路连接，所述计数锁存器的输出端与电压比较器的使能端连接，所述开关控制逻辑电路的输出端分别与第四开关s4、第五开关s5连接，所述第四开关s4还与上电流源i4连接，所述第五开关s5还与下电流镜i5连接；
2.根据权利要求1所述的一种外部时钟同步和内部时钟双向软切换电路，其特征在于，所述pll&inter_clk模块包括：clk检测模块、鉴频鉴相器pfd、第一开关s1、第二开关s2、第一偏置电流ia、第二偏置电流ib、电容低通滤波器lpf、压控振荡器vco，所述clk检测模块的clkin引脚用于接收外部时钟输入，所述clk检测模块的输出端与鉴频鉴相器pfd的第一输入端连接，所述鉴频鉴相器pfd的第一输出端与第一开关s1的一端、第一偏置电流ia的输出端串联，所述第一偏置电流ia的输入端与工作电压vdd连接，所述鉴频鉴相器pfd的第二输出端与第二开关s2的一端连接，所述第二开关s2的一端还与第一开关s1的另一端、电容低通滤波器lpf、压控振荡器vco的输入端连接，所述第二开关s2的另一端与第二偏置电流ib的输入端连接，所述第二偏置电流ib的输出端接地；所述压控振荡器vco的输出端分别与开关电源dc-dc中的驱动器、鉴频鉴相器pfd的第一输入端连接。
3.根据权利要求2所述的一种外部时钟同步和内部时钟双向软切换电路，其特征在于，所述压控振荡器vco包括：电压控制电流模块gm、第三开关s3、电流型张弛振荡器，所述电压控制电流模块gm的输出端与第三开关s3的一端连接，所述第三开关s3的另一端与电流型张弛振荡器的输入端连接，所述电流型张弛振荡器的输出端分别与开关电源dc-dc中的驱动器、鉴频鉴相器pfd的第一输入端连接。
4.根据权利要求3所述的一种外部时钟同步和内部时钟双向软切换电路，其特征在于，还设有第六开关s6，所述电压比较器的第一输入端分别与第一开关s1的另一端、第二开关s2的一端、电容低通滤波器lpf的输入端、第六开关s6的一端、电压控制电流模块gm的第一输入端、第四开关s4的输入端、第五开关s5的输出端...
【专利技术属性】
技术研发人员：傅剑平，庄华龙，
申请(专利权)人：上海帝迪集成电路设计有限公司，
类型：发明
国别省市：
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