【技术实现步骤摘要】
本专利技术涉及处理器容错设计，具体涉及一种三核处理器独立和锁步运行可动态配置的控制系统。
技术介绍
1、随着航天技术的发展，复杂空间任务对于高性能高可靠处理器提出了更加苛刻的要求。航天器在太空环境中面临极端温度、辐射、冲击和振动等多种因素的影响，这些因素可能导致电子系统的性能下降或完全失效，从而致使任务失败。因此，航天器需要使用专门设计容错处理器，以具有高速、低功耗、容错和抗辐射等特点，从而保证数据的完整性和系统的连续运行。
2、目前业界常用的处理器容错设计包括关键路径寄存器多模冗余技术、存储器纠检错编码以及多核锁步技术等。然而在先进纳米工艺尺度下，集成度的提高同时也带来了诸如多位翻转率增加等可靠性问题，传统针对处理器中薄弱点进行针对式的加固方法已经很难起到效果，以多核锁步为主的系统级容错方法正成为主流。
3、当前主要的处理器锁步技术包含双核锁步和三核锁步技术，前者通过双核的输出在检查器上进行实时对比检查，通过对比结果重启故障处理器，这种方式具有方法简单、面积开销适中、不影响电路运行速度的优点；后者通过输出表决的方式进行纠错，具有可靠性高、实时性强的优点。然而这些设计存在以下问题和缺点：
4、在极端场景的应用下，针对实时任务的功能特性，按照任务分类分别对处理性能和可靠性提出较高的要求，如果将多核处理器核心配置为锁步仅仅可以保障其可靠性，设计可靠性和性能之间不能做到灵活配比，不能有效的发挥出设计原有的性能；当前锁步设计中虽然引入了延时设计，但对处理器延时所使用的时钟域没有进行细分，对在延时-同步
技术实现思路
1、为了解决上述
技术介绍
中存在的技术问题，本专利技术提供了一种三核处理器独立和锁步运行可动态配置的控制系统，其目的在于，提供一种可配置处理器核处理模式的控制系统，使得处理器实现高可靠锁步冗余模式和高性能独立运行模式的灵活配置，以适用于不同复杂度的空间任务，同时改进三核锁步的运行模式，在空间冗余的基础上通过延时锁步和配置多时钟域等手段进一步完善时间冗余模式，保证每一个节点的运行正确性。
2、本专利技术具体通过以下技术方案实现：
3、提供一种三核处理器独立和锁步运行可动态配置的控制系统，包括不含存储器的主处理器及两个不含存储器的从处理器、可配置的主从处理器的存储系统、多位判决器、故障收集和控制单元、分立锁步状态控制系统及延时锁步同步系统，两个从处理器通过总线连接至主处理器的存储系统；
4、所述分立锁步状态控制系统能够通过配置工作模式，使所述主处理器和所述从处理器分别运行在锁步模式或者独立运行模式；锁步模式下，三个所述处理器输入相同信号，结果通过多位判决器产生一个输出；独立运行模式下，三个处理器分别输入不同的信号并独立输出各自的运算结果；
5、三个处理器的输出结果发送到多位判决器检查输出结果的正确性，多位判决器通过按位逐一对比三个处理器的输出结果并按照多数判决逻辑输出最终的处理结果；
6、所述延时锁步同步系统采用将三个处理器核执行顺序错位的延时策略：对三个处理器核心采用相同时钟频率的三个时钟信号，运行在主时钟域下的主处理器核先取指令，相同指令分别延时一个周期和两个周期后传入两个从处理器核；在主处理器核处理完指令后通过延时两个周期且在锁步时钟域下进行同步后传入多位判决器；而两个从处理器核在处理完成指令后通过在主处理器时钟域进行同步后分别延时一个周期和直接输出指令到多位判决器；同时三个处理器信号还通过所述故障收集和控制单元进一步对比输出错误指示信号。
7、作为本专利技术的进一步说明，所述主从处理器的存储系统均包括cache域和tcdm域；所述cache域包含分立的指令cache和数据cache，cache域通过总线连接到下一级的存储系统；所述tcdm域包括指令tcm和数据tcm组成。
8、作为本专利技术的进一步说明，当处理器被配置为锁步模式时，主处理器执行一个自定义的软件例程，通过配置相关寄存器，配置核心为三核锁步模式，使得锁步核心两个从处理器触发中断暂停自己的线程从而进入锁步模式，中断服务程序将锁步处理器内部寄存器状态暂时存储到堆栈寄存器中。
9、作为本专利技术的进一步说明，当处理器核的状态存储到堆栈寄存器中，堆栈寄存器中存储的数据信息存到各处理器的存储系统。
10、作为本专利技术的进一步说明，当处理器转到独立运行模式时，通过锁步使能指示信号控制寄存器，将所有处理器核从锁步模式中释放出来，同时所有状态组合逻辑电路被切断，通过清除两个从处理器的内核状态，并通过使用各自存储系统内存映射的堆栈寄存器将两个从处理器的状态寄存器加载回来，实现锁步模式到独立运行模式的切换。
11、作为本专利技术的进一步说明，所述组合逻辑电路使用分层式门控多路选择器用于电路状态的切换。
12、作为本专利技术的进一步说明，各处理器信号在进入故障收集与控制单元后在不同时钟域下完成输出一致性对照，将对照后的信号输出后经过三输入异或门进行结果对照并输出错误指示信号，同时通过将主处理器与两个从处理器，从处理器与从处理器进行异或处理后对照输出三位信号e，e信号被存储在使能锁存器中。
13、与现有技术相比，本专利技术具有以下有益的技术效果：
14、1、通过独立-锁步状态微体系结构层面的设计，整个处理器系统可以根据任务调度的不同灵活切换工作模式，充分发挥了多核处理器的性能优势，同时也利用多核处理器的冗余特性配置了锁步策略，做到了计算资源不浪费的同时系统可靠性也有所保障。
15、2、采用多处理器时钟域的处理方式，消除了由单一时钟串扰、对比逻辑错误翻转造成的单点故障，同时在错误检测与控制模块中分别设置了时钟同步前后的同一处理器结果对比、时钟域同步后的多个处理器输出结果对比，实现了故障结果的精确追踪。
16、3、对多时钟域切换、模式切换中组合逻辑电路造成的功耗较高问题，设计了分层式门控多路选择器，一方面实现了组合逻辑电路中的静态功耗优化，一方面也与系统中多时钟设计耦合，形成多级切换的功耗控制结构。
17、本技术方案的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本技术方案而了解。本技术方案的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。
18、下面通过附图和实施例，对本技术方案的技术方案做进一步的详细描述。
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1.一种三核处理器独立和锁步运行可动态配置的控制系统，其特征在于，包括不含存储器的主处理器及两个不含存储器的从处理器、可配置的主从处理器的存储系统、多位判决器、故障收集和控制单元、分立锁步状态控制系统及延时锁步同步系统，两个从处理器通过总线连接至主处理器的存储系统；
2.如权利要求1所述的三核处理器独立和锁步运行可动态配置的控制系统，其特征在于，所述主从处理器的存储系统均包括CACHE域和TCDM域；所述CACHE域包含分立的指令CACHE和数据CACHE，CACHE域通过总线连接到下一级的存储系统；所述TCDM域包括指令TCM和数据TCM组成。
3.如权利要求1所述的三核处理器独立和锁步运行可动态配置的控制系统，其特征在于，当处理器被配置为锁步模式时，主处理器执行一个自定义的软件例程，通过配置相关寄存器，配置核心为三核锁步模式，使得锁步核心两个从处理器触发中断暂停自己的线程从而进入锁步模式，中断服务程序将锁步处理器内部寄存器状态暂时存储到堆栈寄存器中。
4.如权利要求3所述的三核处理器独立和锁步运行可动态配置的控制系统，其特征在于，当处理器核
5.如权利要求3所述的三核处理器独立和锁步运行可动态配置的控制系统，其特征在于，当处理器转到独立运行模式时，通过锁步使能指示信号控制寄存器，将所有处理器核从锁步模式中释放出来，同时所有状态组合逻辑电路被切断，通过清除两个从处理器的内核状态，并通过使用各自存储系统内存映射的堆栈寄存器将两个从处理器的状态寄存器加载回来，实现锁步模式到独立运行模式的切换。
6.如权利要求5所述的三核处理器独立和锁步运行可动态配置的控制系统，其特征在于，所述组合逻辑电路使用分层式门控多路选择器用于电路状态的切换。
7.如权利要求1所述的三核处理器独立和锁步运行可动态配置的控制系统，其特征在于，各处理器信号在进入故障收集与控制单元后在不同时钟域下完成输出一致性对照，将对照后的信号输出后经过三输入异或门进行结果对照并输出错误指示信号，同时通过将主处理器与两个从处理器，从处理器与从处理器进行异或处理后对照输出三位信号E，E信号被存储在使能锁存器中。
...【技术特征摘要】
1.一种三核处理器独立和锁步运行可动态配置的控制系统，其特征在于，包括不含存储器的主处理器及两个不含存储器的从处理器、可配置的主从处理器的存储系统、多位判决器、故障收集和控制单元、分立锁步状态控制系统及延时锁步同步系统，两个从处理器通过总线连接至主处理器的存储系统；
2.如权利要求1所述的三核处理器独立和锁步运行可动态配置的控制系统，其特征在于，所述主从处理器的存储系统均包括cache域和tcdm域；所述cache域包含分立的指令cache和数据cache，cache域通过总线连接到下一级的存储系统；所述tcdm域包括指令tcm和数据tcm组成。
3.如权利要求1所述的三核处理器独立和锁步运行可动态配置的控制系统，其特征在于，当处理器被配置为锁步模式时，主处理器执行一个自定义的软件例程，通过配置相关寄存器，配置核心为三核锁步模式，使得锁步核心两个从处理器触发中断暂停自己的线程从而进入锁步模式，中断服务程序将锁步处理器内部寄存器状态暂时存储到堆栈寄存器中。
4.如权利要求3所述的三核处理器独立和锁步运行可动态配置的控制系统...
【专利技术属性】
技术研发人员：赵晓冬，张海金，崔媛媛，张洵颖，李万通，肖和业，
申请(专利权)人：西北工业大学，
类型：发明
国别省市：
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