瞬态电压吸收元件(11)具备半导体基板(Sub)、形成在该半导体基板(Sub)的表面的外延层(Epi)、形成在该外延层(Epi)的p+区域及n+区域、形成于半导体基板(Sub)的埋入层(BL)、以及沟槽(TR)。由外延层(Epi)、p+区域及n+区域构成分别包括它们的多个二极管，沟槽(TR)从外延层(Epi)的表面侧到达埋入层(BL)而将二极管之间分离，埋入层(BL)的杂质浓度比半导体基板(Sub)高，且在相邻的二极管之间分离。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及吸收由esd(静电放电)等引起的瞬态的异常电压、雷电浪涌、开关浪涌等浪涌的瞬态电压吸收元件。
技术介绍
1、通常，在传输线路与接地之间插入瞬态电压吸收元件时，原本应传输的高频信号通过瞬态电压吸收元件的杂散电容而向接地泄漏。即，传输线路的传输特性变差。
2、在专利文献1中公开了一种低电容半导体元件装置，该低电容半导体元件装置即便在使低电容pn二极管的面积缩小而降低了元件电容的情况下，也抑制了由表面电极产生的寄生电容的增大。
3、图11是专利文献1所公开的瞬态电压吸收元件的剖视图。图11所表示的瞬态电压吸收元件具备半导体基板401、埋入层402、外延层403、沟槽404、沟槽407、氧化膜410、第一扩散层405、第二扩散层406及表面电极414。
4、沟槽404到达埋入层402。第一扩散层405形成在外延层403的形成有埋入层402的面的相反面。第二扩散层406形成在外延层403的表面。沟槽407形成为包围第二扩散层406。在外延层403的表面上，形成有与第一扩散层405及第二扩散层406连接的表面电极414。
5、由外延层403和埋入层402构成低电容pn二极管421，由埋入层402和半导体基板401构成齐纳二极管420。另外，由外延层403和第二扩散层406构成低电容pn二极管422。
6、在先技术文献
7、专利文献
8、专利文献1：日本特开2015-126149号公报
技术实现思路
>1、专利技术要解决的问题2、根据上述结构，通过增厚氧化膜410，能够抑制将表面电极414作为一个电极的寄生电容。但是，专利文献1所记载的半导体基板401的杂质浓度为1×1020/cm3级，通常为高浓度。因此，即便增厚氧化膜410，在半导体基板401与表面电极414等之间产生的寄生电容也无法那么小。
3、在为了降低上述寄生电容而使基板的杂质浓度成为低浓度的情况下，由于沟槽部与该低浓度基板相邻，因此，沟槽的下部由于自掺杂而使杂质的极性反转，由此，漏电流增大。
4、为了避免上述漏电流的增大，在基板与外延层之间形成杂质浓度高的埋入层是有效的。即，由此能够避免自掺杂。但是，当形成上述杂质浓度高的埋入层时，与使用了杂质浓度高的基板的情况同样地寄生电容增大。
5、这样，为了降低寄生电容而降低基板的杂质浓度与为了抑制漏电流而形成高浓度的埋入层处于折中的关系。
6、于是，本专利技术的目的在于，提供一种避免上述折中关系而抑制了漏电流且降低了寄生电容的瞬态电压吸收元件。
7、用于解决问题的手段
8、作为本公开的一例的瞬态电压吸收元件，特征在于，具备：
9、半导体基板；
10、外延层，形成于所述半导体基板的表面；
11、第一p+区域、第二p+区域、第一n+区域及第二n+区域，形成于所述外延层；
12、第一埋入层及第二埋入层，形成于所述半导体基板内；以及
13、第一沟槽及第二沟槽，
14、包括由所述第一沟槽包围的所述外延层的一部分、所述第一p+区域及所述第一n+区域而构成第一二极管，
15、包括由所述第二沟槽包围的所述外延层的一部分、所述第二p+区域及所述第二n+区域而构成第二二极管，
16、所述第一沟槽从所述外延层的表面侧到达所述第一埋入层，
17、所述第二沟槽从所述外延层的表面侧到达所述第二埋入层，
18、所述第一埋入层及所述第二埋入层的杂质浓度比所述半导体基板高，所述第一埋入层及所述第二埋入层在相邻的所述第一二极管与所述第二二极管之间分离。
19、专利技术效果
20、根据本专利技术，能够得到抑制了漏电流且寄生电容小的瞬态电压吸收元件。
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【技术保护点】
1.一种瞬态电压吸收元件，具备：
2.根据权利要求1所述的瞬态电压吸收元件，其中，
3.根据权利要求1或2所述的瞬态电压吸收元件，其中，
4.根据权利要求3所述的瞬态电压吸收元件，其中，
5.根据权利要求1至4中任一项所述的瞬态电压吸收元件，其中，
6.根据权利要求5所述的瞬态电压吸收元件，其中，
【技术特征摘要】
【国外来华专利技术】
1.一种瞬态电压吸收元件，具备：
2.根据权利要求1所述的瞬态电压吸收元件，其中，
3.根据权利要求1或2所述的瞬态电压吸收元件，其中，
4.根...
【专利技术属性】
技术研发人员：大原达也，
申请(专利权)人：株式会社村田制作所，
类型：发明
国别省市：
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