【技术实现步骤摘要】
本专利技术涉及数字处理，特别是涉及一种面向存内计算的低功耗sar adc装置。
技术介绍
1、sar adc的基本结构通常包括采样电路、比较器、电容阵列、sar logic等。在完成电路设计后，通过流片进行芯片测试以验证所设计方法的可靠性。
2、目前深度学习加速面临的巨大挑战是在计算单元和内存单元之间频繁的数据来回移动，也就是冯·诺依曼架构的“存储墙”和“功耗墙”问题。为此，存内计算(cim)被认为是一种有前途的范例，因为它将计算直接引入内存子阵列，通过在数据所在的原位进行计算，从根本上颠覆冯·诺伊曼架构。然而，对于cim混合信号计算来说，通常采用列共享adc的方式，随着计算量的增加，设计cim宏的主要挑战之一是模拟/数字域转换器处理多比特信息的巨大开销，isaac架构报告称，adc占cim总功率的58％，占总面积的31％，如大多数报告的cim设计所示，adc是面积/功率效率的主要瓶颈。因此，在硬件限制下，如何设计一个紧凑的低功耗adc应用于cim阵列中是追求cim能效的一个痛点。
3、一般而言，提高cim的能效至关重要，而最重要的一点便是降低cim中外围读出电路adc的功耗，因此，如何降低cim中adc的能耗进而提高cim的能效是本领域的重要课题之一。
4、需要说明的是，在上述
技术介绍
部分公开的信息仅用于对本申请的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
1、本专利技术的主要目的在于克服上述
技术介绍
2、为实现上述目的，本专利技术采用以下技术方案：
3、一种面向存内计算的低功耗sar adc装置，包括包含采样电路、比较器、cdac电容阵列、以及sar logic；其中，所述采样电路将模拟信号初步处理后，传递给所述比较器；所述比较器通过动态latch进行信号比较，并将比较结果传递给所述sar logic；所述sarlogic根据比较结果，通过真单相时钟分频器tspc-dff优化逻辑时序，以控制所述cdac电容阵列进行相应操作；所述cdac电容阵列根据所述sar logic的控制，通过开关切换电容极板以实现信号处理，并将处理后的信号反馈给所述比较器进行下一轮的比较。
4、进一步地：
5、当时钟信号clks处于高电平时，所述采样电路对模拟输入信号进行采样，将处理后的信号传递给所述比较器；
6、当时钟信号clks变为低电平时，所述比较器的vinn端连接到所述采样电路的输出端，而vinp端则连接到所述cdac电容阵列的输出端，所述sar logic控制比较器时钟clkc启动所述比较器，所述比较器通过动态latch将输入信号与1/2的参考电压vref进行比较，并将比较结果传输给所述真单相时钟分频器tspc-dff；
7、根据所述比较器的比较结果，所述sar logic通过所述真单相时钟分频器tspc-dff优化逻辑时序，并控制所述cdac电容阵列进行相应操作；所述cdac电容阵列处理后的信号反馈给所述比较器进行下一轮的比较。
8、进一步地，通过所述比较器中的动态latch的输出outp、outn实现异步时序，输出outp、outn经过一级反相器后，再经过或门，生成比较完成信号valid。
9、进一步地，所述比较器中的动态latch的输出outn经过一级反相器，outp保持，在reset状态下，输出outn和outp通过nmos晶体管和pmos晶体管来控制，控制晶体管关断以保持上一状态，以减少所述比较器的输出的切换次数。
10、进一步地，所述输入信号大于1/2vref时，所述比较结果使所述真单相时钟分频器tspc-dff的最高位保持为1；所述比较器完成一次比较后产生比较完成信号valid信号，valid信号在所述sar logic中通过数字逻辑处理，使所述比较器进行下一次比较；每次比较的结果反馈到所述cdac电容阵列中，如果比较器的vinn端的电压小于vinp端，则所述cdac电容阵列中相应的开关置0；依此类推，直至完成所有预定的比较次数。
11、进一步地，整个模数转换过程中，比较器的时钟clkc和比较完成信号valid根据需要翻转多次，完成一系列的采样、比较和反馈操作；每次比较后的结果存储在所述真单相时钟分频器tspc-dff中，并最终通过所述sar adc中置一的逻辑门将输出结果传给所述cdac电容阵列，所述cdac电容阵列根据电容阵列的比例选择切换电容开关，将输入信号的值逼近参考信号；经过逼近过程，所述真单相时钟分频器tspc-dff存储的多个比较结果作为最终的adc输出。
12、进一步地，所述比较器配置有前置放大级以增强信号，
13、进一步地，所述cdac电容阵列采用cmos开关。
14、进一步地，所述cdac电容阵列采用1ff的基准电容。
15、进一步地，所述1ff的基准电容采用插值结构的mom电容。
16、本专利技术具有如下有益效果：
17、本专利技术提供应用于cim场景下的高速、低功耗小面积的sar adc装置，采用异步单端输入架构，模块包含采样电路、比较器、cdac和sar logic，其能够提高cim的能效，结构简单，可移植性高，扩展性强。本专利技术的低功耗sar adc设计，通过采用异步单端输入架构，比较器采用动态latch比较器，满足失调电压(offset)并消除比较器中的静态功耗，sarlogic采用真单相时钟分频器(tspc-dff)替代传统的主从触发器(ms-dff)，优化逻辑时序，以去除冗余逻辑；本专利技术通过对整体架构的设计以及内部模块的优化，可以提高速度、降低功耗；有效解决了存内计算中外围电路能耗过大的问题。测试表明本专利技术显著降低了存内计算中外围电路的能量开销，整体提高了存内计算的能效。
18、优选方案中，本专利技术对各个模块协同工作的逻辑时序进行优化以进一步提高速度，降低功耗。
19、优选方案中，cdac采用基准电容为1ff的cmos开关电容阵列结构，以减小mom电容在面积过大的问题并提高cdac的建立稳定时间，
20、测试验证了本专利技术满足存内计算对低功耗adc的需求，是一种高效、低功耗、高可靠性的sar adc。
21、本专利技术实施例中的其他有益效果将在下文中进一步述及。
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1.一种面向存内计算的低功耗SAR ADC装置，其特征在于，包括包含采样电路、比较器、CDAC电容阵列、以及SAR LOGIC；其中，所述采样电路将模拟信号初步处理后，传递给所述比较器；所述比较器通过动态Latch进行信号比较，并将比较结果传递给所述SAR LOGIC；所述SAR LOGIC根据比较结果，通过真单相时钟分频器TSPC-DFF优化逻辑时序，以控制所述CDAC电容阵列进行相应操作；所述CDAC电容阵列根据所述SAR LOGIC的控制，通过开关切换电容极板以实现信号处理，并将处理后的信号反馈给所述比较器进行下一轮的比较。
2.如权利要求1所述的面向存内计算的低功耗SAR ADC装置，其特征在于，
3.如权利要求2所述的面向存内计算的低功耗SAR ADC装置，其特征在于，通过所述比较器中的动态Latch的输出OUTP、OUTN实现异步时序，输出OUTP、OUTN经过一级反相器后，再经过或门，生成比较完成信号valid。
4.如权利要求3所述的面向存内计算的低功耗SAR ADC装置，其特征在于，所述比较器中的动态latch的输出OUTN经
5.如权利要求2至4任一项所述的面向存内计算的低功耗SAR ADC装置，其特征在于，所述输入信号大于1/2Vref时，所述比较结果使所述真单相时钟分频器TSPC-DFF的最高位保持为1；所述比较器完成一次比较后产生比较完成信号valid信号，valid信号在所述SARLOGIC中通过数字逻辑处理，使所述比较器进行下一次比较；每次比较的结果反馈到所述CDAC电容阵列中，如果比较器的VINN端的电压小于VINP端，则所述CDAC电容阵列中相应的开关置0；依此类推，直至完成所有预定的比较次数。
6.如权利要求2至5任一项所述的面向存内计算的低功耗SAR ADC装置，其特征在于，整个模数转换过程中，比较器的时钟CLKC和比较完成信号valid根据需要翻转多次，完成一系列的采样、比较和反馈操作；每次比较后的结果存储在所述真单相时钟分频器TSPC-DFF中，并最终通过所述SAR ADC中置一的逻辑门将输出结果传给所述CDAC电容阵列，所述CDAC电容阵列根据电容阵列的比例选择切换电容开关，将输入信号的值逼近参考信号；经过逼近过程，所述真单相时钟分频器TSPC-DFF存储的多个比较结果作为最终的ADC输出。
7.如权利要求1至6任一项所述的面向存内计算的低功耗SAR ADC装置，其特征在于，所述比较器配置有前置放大级以增强信号。
8.如权利要求1至7任一项所述的面向存内计算的低功耗SAR ADC装置，其特征在于，所述CDAC电容阵列采用CMOS开关。
9.如权利要求8所述的面向存内计算的低功耗SAR ADC装置，其特征在于，所述CDAC电容阵列采用1fF的基准电容。
10.如权利要求9所述的面向存内计算的低功耗SAR ADC装置，其特征在于，所述1fF的基准电容采用插值结构的MOM电容。
...【技术特征摘要】
1.一种面向存内计算的低功耗sar adc装置，其特征在于，包括包含采样电路、比较器、cdac电容阵列、以及sar logic；其中，所述采样电路将模拟信号初步处理后，传递给所述比较器；所述比较器通过动态latch进行信号比较，并将比较结果传递给所述sar logic；所述sar logic根据比较结果，通过真单相时钟分频器tspc-dff优化逻辑时序，以控制所述cdac电容阵列进行相应操作；所述cdac电容阵列根据所述sar logic的控制，通过开关切换电容极板以实现信号处理，并将处理后的信号反馈给所述比较器进行下一轮的比较。
2.如权利要求1所述的面向存内计算的低功耗sar adc装置，其特征在于，
3.如权利要求2所述的面向存内计算的低功耗sar adc装置，其特征在于，通过所述比较器中的动态latch的输出outp、outn实现异步时序，输出outp、outn经过一级反相器后，再经过或门，生成比较完成信号valid。
4.如权利要求3所述的面向存内计算的低功耗sar adc装置，其特征在于，所述比较器中的动态latch的输出outn经过一级反相器，outp保持，在reset状态下，输出outn和outp通过nmos晶体管和pmos晶体管来控制，控制晶体管关断以保持上一状态，以减少所述比较器的输出的切换次数。
5.如权利要求2至4任一项所述的面向存内计算的低功耗sar adc装置，其特征在于，所述输入信号大于1/2vref时，所述比较结果使所述真单相时钟分频器tspc-dff的最高位保持为1；所...
【专利技术属性】
技术研发人员：张盛，柯悦，
申请(专利权)人：清华大学深圳国际研究生院，
类型：发明
国别省市：
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