一种宽禁带半导体器件结构及其制作方法技术

技术编号：41247026 阅读：2 留言：0更新日期：2024-05-09 23:57

本发明专利技术提供一种宽禁带半导体器件结构及其制作方法，属于半导体器件技术领域。该器件结构包括依次叠加的漏极、衬底、外延层；外延层远离衬底一侧的表层中间隔设置有P阱区，相邻两个P阱区之间为JFET区；在JFET区上方设置有栅极和源极，栅极与源极之间通过层间介质层隔离；在栅极与外延层之间，沿衬底指向外延层的方向上，依次叠加有第一电场屏蔽层、第二电场屏蔽层和第三电场屏蔽层；第一电场屏蔽层两侧设置有与外延层远离衬底一侧的表面接触的栅极介质层；第一电场屏蔽层和第三电场屏蔽层均为临界电场强度≥6MV/cm的材料层，第二电场屏蔽层为高介电常数材料层。该器件结构通过三层电场屏蔽层来承担电压和降低电场，提高了器件的可靠性和开关速度。

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【技术实现步骤摘要】

本专利技术属于半导体器件，具体涉及一种宽禁带半导体器件结构及其制作方法。

技术介绍

1、传统的平面mosfet(金属-氧化物-半导体场效应晶体管)器件在使用过程中，随着漏极-源极电压的增加，jfet(结型场效应晶体管)区上方的栅极介质层中的电场会逐渐增强，特别是栅极介质层中部的电场是最集中的，因此，在雪崩击穿或者短路等恶劣条件下，栅极介质层极易发生损坏，导致影响器件工作时的可靠性。

技术实现思路

1、为了解决上述问题，本专利技术提供一种宽禁带半导体器件结构。该器件结构通过在jfet区上构造电场屏蔽层，主要用来承担电压和降低电场，从而提高栅极介质层的可靠性和开关速度。

2、为了实现上述目的，本专利技术具体采用如下技术方案：

3、一种宽禁带半导体器件结构，包括依次叠加的漏极、衬底、外延层；所述外延层远离所述衬底一侧的表层中间隔设置有p阱区，相邻两个所述p阱区之间为jfet区；在所述jfet区上方设置有栅极和源极，所述栅极与所述源极之间通过层间介质层隔离；在所述栅极与所述外延层之间，沿所述衬底指向所述外延层的方向上，依次叠加有第一电场屏蔽层、第二电场屏蔽层和第三电场屏蔽层；所述第一电场屏蔽层两侧设置有与外延层远离衬底一侧的表面接触的栅极介质层；所述第一电场屏蔽层为临界电场强度≥6mv/cm的材料层，所述第二电场屏蔽层为高介电常数材料层，所述第三电场屏蔽层为临界电场强度≥6mv/cm的材料层。

4、在优选的方案中，所述第一电场屏蔽层为二氧化硅层。

5、在优选的方案中，所述第二电场屏蔽层包括氮化硅层、氧化铝层、多晶硅层中至少一种。

6、在优选的方案中，所述第三电场屏蔽层为二氧化硅层。

7、在优选的方案中，所述第一电场屏蔽层具有n级台阶，n为≥2的整数；沿所述衬底至所述外延层的方向上，每级台阶的宽度逐渐减小。

8、在优选的方案中，所述jfet区设置有n型电流扩展层。

9、在优选的方案中，所述p阱区远离所述衬底一侧的表层中设置有源极n+区，所述源极n+区与所述源极电连接。

10、在优选的方案中，所述p阱区远离所述衬底一侧的表层中设置有源极p+区，所述源极p+区与所述源极电连接。

11、在进一步优选的方案中，所述p阱区远离所述衬底一侧的表层中设置有源极n+区，所述外延层远离所述衬底一侧的表层中设置有源极p+区，所述源极n+区和所述源极p+区均与所述源极电连接。

12、在优选的方案中，在所述外延层远离所述衬底一侧的表层中，远离所述p阱区的一侧设置有多个p+场限环。

13、在优选的方案中，所述衬底包括碳化硅衬底、氮化镓衬底、氧化镓衬底、金刚石衬底、氮化铝衬底中任意一种。

14、本专利技术还提供上述任一项方案所述的宽禁带半导体器件结构的制作方法，包括以下步骤：

15、在衬底上生长外延层；

16、通过离子注入在所述外延层中形成间隔的p阱区；

17、在所述外延层远离所述衬底的一侧的表面上依次沉积临界电场强度≥6mv/cm的材料和高介电常数材料，分别得到第一电场屏蔽层和第二电场屏蔽层；刻蚀所述第二电场屏蔽层，刻蚀停止在所述第一电场屏蔽层表面；

18、在得到的器件结构远离所述衬底一侧的表面上沉积临界电场强度≥6mv/cm的材料，得到第三电场屏蔽层；通过湿法腐蚀的方法刻蚀所述第一电场屏蔽层和第三电场屏蔽层；

19、将得到的器件结构置于1150℃～1500℃下氧化10min～150min，然后在no或ar或n2o气氛下，在1150℃～1500℃下退火1h～2h，使所述外延层远离所述衬底一侧的表面形成氧化层作为栅极介质层；

20、在得到的器件结构远离所述衬底一侧的表面上沉积栅极材料，刻蚀后得到栅极；继续在器件结构远离所述衬底一侧的表面上沉积层间介质材料，刻蚀后得到包围所述栅极的层间介质层；

21、在得到的器件结构远离所述衬底一侧的表面上沉积源极金属，刻蚀后得到源极；在所述衬底远离所述外延层一侧的表面上沉积漏极金属，得到漏极。

22、在优选的方案中，所述第一电场屏蔽层和所述第二电场屏蔽层的制备方法包括以下步骤：

23、在所述外延层远离所述衬底的一侧的表面上沉积临界电场强度≥6mv/cm的材料，通过光刻形成第一级台阶；再通过光刻和等离子体刻蚀形成第二级台阶，得到第一电场屏蔽层；当台阶数n＞2时，重复形成第二级台阶的步骤，得到更多级台阶作为第一电场屏蔽层；在所述第一电场屏蔽层暴露在外的表面上沉积高介电常数材料，得到第二电场屏蔽层。

24、在优选的方案中，所述宽禁带半导体器件结构的制作方法还包括以下步骤：在所述p阱区通过离子注入的方式形成源极n+区。

25、在优选的方案中，所述宽禁带半导体器件结构的制作方法还包括以下步骤：在所述外延层远离所述衬底一侧的表层中通过离子注入形成源极p+区和多个p+场限环。

26、在优选的方案中，所述宽禁带半导体器件结构的制作方法还包括以下步骤：在相邻两个所述p阱区形成的jfet区内，通过离子注入形成n型电流扩展层。

27、本专利技术提供的所述宽禁带半导体器件结构的另一种制作方法，包括以下步骤：

28、在衬底上生长外延层；

29、通过离子注入在所述外延层中形成间隔的p阱区；

30、在所述外延层远离所述衬底的一侧的表面上依次沉积临界电场强度≥6mv/cm的材料和高介电常数材料，刻蚀得到的材料层，刻蚀停止在所述外延层远离所述衬底一侧的表面上，分别得到第一电场屏蔽层和第二电场屏蔽层；

31、将得到的器件结构置于1150℃～1500℃下氧化10～150min，然后在no或ar或n2o气氛下，在1150℃～1500℃下退火1h～2h；使所述第二电场屏蔽层远离所述第一电场屏蔽层的表面被氧化形成第三电场屏蔽层；所述外延层远离所述衬底一侧的表面被氧化形成的氧化层作为栅极介质层；

32、在得到的器件结构远离所述衬底一侧的表面上沉积栅极材料，刻蚀后得到栅极；继续在器件结构远离所述衬底一侧的表面上沉积层间介质材料，刻蚀后得到包围所述栅极的层间介质层；

33、在得到的器件结构远离所述衬底一侧的表面上沉积源极金属，刻蚀后得到源极；在所述衬底远离所述外延层一侧的表面上沉积漏极金属，得到漏极。

34、在优选的方案中，所述宽禁带半导体器件结构的制作方法还包括以下步骤：在所述p阱区通过离子注入的方式形成源极n+区。

35、在优选的方案中，所述宽禁带半导体器件结构的制作方法还包括以下步骤：在所述外延层远离所述衬底一侧的表层中通过离子注入形成源极p+区和多个p+场限环。

36、在优选的方案中，所述宽禁带半导体器件结构的制作方法还包括以下步骤：在相邻两个所述p阱区形成的jfet区内，通过离子注入形成n型电流扩展层。

37、本专利技术的技术方案具有以下有益效果：本发本文档来自技高网...

【技术保护点】

1.一种宽禁带半导体器件结构，其特征在于，包括依次叠加的漏极、衬底、外延层；所述外延层远离所述衬底一侧的表层中间隔设置有P阱区，相邻两个所述P阱区之间为JFET区；在所述JFET区上方设置有栅极和源极，所述栅极与所述源极之间通过层间介质层隔离；在所述栅极与所述外延层之间，沿所述衬底指向所述外延层的方向上，依次叠加有第一电场屏蔽层、第二电场屏蔽层和第三电场屏蔽层；所述第一电场屏蔽层两侧设置有与所述外延层远离所述衬底一侧的表面接触的栅极介质层；所述第一电场屏蔽层为临界电场强度≥6MV/cm的材料层，所述第二电场屏蔽层为高介电常数材料层，所述第三电场屏蔽层为临界电场强度≥6MV/cm的材料层。

2.根据权利要求1所述的宽禁带半导体器件结构，其特征在于，所述第一电场屏蔽层为二氧化硅层；或/和所述第二电场屏蔽层包括氮化硅层、氧化铝层、多晶硅层中至少一种；或/和所述第三电场屏蔽层为二氧化硅层。

3.根据权利要求1所述的宽禁带半导体器件结构，其特征在于，所述第一电场屏蔽层具有n级台阶，n为≥2的整数；沿所述衬底至所述外延层的方向上，每级台阶的宽度逐渐减小。

5.根据权利要求1所述的宽禁带半导体器件结构，其特征在于，所述P阱区远离所述衬底一侧的表层中设置有源极N+区，所述源极N+区与所述源极电连接；或/和所述外延层远离所述衬底一侧的表层中设置有源极P+区，所述源极P+区与所述源极电连接。

6.根据权利要求1所述的宽禁带半导体器件结构，其特征在于，在所述外延层远离所述衬底一侧的表层中，远离所述P阱区的一侧设置有多个P+场限环。

7.权利要求1～6任一项所述的宽禁带半导体器件结构的制作方法，其特征在于，包括以下步骤：

8.根据权利要求7所述的宽禁带半导体器件结构的制作方法，其特征在于，所述第一电场屏蔽层和所述第二电场屏蔽层的制备方法包括以下步骤：

9.根据权利要求7所述的宽禁带半导体器件结构的制作方法，其特征在于，包括以下步骤：在所述P阱区通过离子注入的方式形成源极N+区；或/和在所述外延层远离所述衬底一侧的表层中通过离子注入形成源极P+区和多个P+场限环。

10.根据权利要求7所述的宽禁带半导体器件结构的制作方法，其特征在于，包括以下步骤：在相邻两个所述P阱区形成的JFET区内，通过离子注入形成N型电流扩展层。

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【技术特征摘要】

1.一种宽禁带半导体器件结构，其特征在于，包括依次叠加的漏极、衬底、外延层；所述外延层远离所述衬底一侧的表层中间隔设置有p阱区，相邻两个所述p阱区之间为jfet区；在所述jfet区上方设置有栅极和源极，所述栅极与所述源极之间通过层间介质层隔离；在所述栅极与所述外延层之间，沿所述衬底指向所述外延层的方向上，依次叠加有第一电场屏蔽层、第二电场屏蔽层和第三电场屏蔽层；所述第一电场屏蔽层两侧设置有与所述外延层远离所述衬底一侧的表面接触的栅极介质层；所述第一电场屏蔽层为临界电场强度≥6mv/cm的材料层，所述第二电场屏蔽层为高介电常数材料层，所述第三电场屏蔽层为临界电场强度≥6mv/cm的材料层。

4.根据权利要求1所述的宽禁带半导体器件结构，其特征在于，所述jfet区...

【专利技术属性】
技术研发人员：袁俊，郭飞，陈伟，成志杰，王宽，吴阳阳，徐少东，朱厉阳，彭若诗，李明哲，
申请(专利权)人：湖北九峰山实验室，
类型：发明
国别省市：

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