【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及静态逻辑门领域。更特别地，本专利技术涉及一种基于晶体管堆叠的逻辑门设计，该晶体管堆叠具有与已知cmos相比减少的晶体管数量和更小的半导体面积。
技术介绍
1、静态互补金属氧化物半导体(cmos)逻辑已从n型金属氧化物半导体(nmos)逻辑演进而来，以通过用增加三到四倍的面积换取改善功耗，来解决n型金属氧化物半导体逻辑的功耗过大的问题。因此，cmos逻辑门在堆积密度上不如其单一类型mosfet对应物(例如，nmos逻辑)。cmos门还限于相对小的扇入(即，门可以处理的输入的数量——在大多数情况下最多四个输入)。
2、此外，先进技术节点遭受高静态功耗(由于亚阈值以及结泄漏)的问题。随着cmos技术接近2nm门长度，经由晶体管缩小的晶体管门密度(即，每单位面积的晶体管数量)的任何进一步改进变得具有挑战性，因为晶体管的门的尺寸接近大约十个si原子的大小。
3、美国专利10,115,788提出通过将晶体管堆积在全环绕栅极(gate-all-around)拓扑的3d结构中来进一步提高门密度。
4、另一种途径是减少执行逻辑功能所需的晶体管的数量，从而有效提高门密度。然而，这需要设计一种新的逻辑门的拓扑，即，不同于常规平面或finfet cmos逻辑。
5、为了提高cmos逻辑在开关速度、功耗和堆积密度方面的性能，进行了许多尝试。cmos逻辑的流行替代方案是如美国专利4,541,067和5,808,483中所述的静态通道晶体管逻辑(ptl)和双通道晶体管逻辑(dpl)，根据这些专利，
6、文献中已经提出了许多ptl电路实现方案(例如，参见w.al-assadi,a.p.jayasumana,和y.k.malaiya,“pass-transistor logic design”.international journal ofelectronics,1991,第70卷,第4期,第739-749页；r.zimmermann,w.fichtner,“low-powerlogic styles:cmos versus pass-transistor logic”,ieee journal of solid-statecircuits,第32卷,第7期,第1079-1090页,1997年6月；以及k.bernstein,l.m.carrig,c.m.durham,和p.a.hansen,“high-speed cmos design styles”,kluwer academicpress,1998)。
7、ptl相对于已知cmos逻辑的优点是较低的输入电容，以及由于每个逻辑功能的晶体管计数较少而导致的较高的门密度。然而，大多数ptl实现方案受到跨通道晶体管的阈值电压降的影响——这导致驱动电流减少和逻辑信号电压下降，从而显著限制了可以使用的顺序级的数量。有比逻辑使用与电阻性负载连接的不同沟道宽度的nmos晶体管来实现逻辑功能，并且与nmos逻辑类似。然而，其缺点是由于需要维持不同沟道宽度的nmos晶体管之间的特定比率而导致的对工艺变化敏感，以及高静态功耗。
8、international journal of enhanced research in science technology&engineering,第3卷,第3期,2014年,第(452-457)页中的rajeev kumar和vimal kantpandey“low power combinational circuit based on pseudo nmos logic”描述了伪nmos逻辑(pnl)，使用nmos型下拉网络，如cmos，与栅极接地的pmos晶体管负载或反馈连接的pmos负载协同，如美国专利5467026中所描述的那样。与cmos逻辑相比，它减少了pmos晶体管的数量，但遭受与nmos逻辑类似的缺点；即，过大的动态和静态功耗。
9、试图解决ptl的信号完整性(即，电压摆幅下降)中的折衷的技术是美国专利5200907中描述的传输门逻辑(tgl)，以及美国专利7394294中描述的互补通道晶体管逻辑(cpl)。tgl将一对相互并联放置的pmos和nmos晶体管组合在一起，以使用少量晶体管实现复杂的逻辑功能。tgl解决了电压摆幅下降的问题。然而，它比已知的cmos逻辑消耗更大的半导体面积。
10、cpl以使用nmos通道晶体管逻辑与cmos输出反相器的互补输入-输出为特征。它使用串联晶体管在逻辑的可能反相输出值之间进行选择，其输出驱动标准cmos反相器。然而，由于馈送输出反相器的电压低，因此cpl受到静态功耗的影响。因为控制cpl晶体管往往需要互补输入，所以需要增加面积的附加逻辑级。美国专利5285069描述了一种逻辑单元中的多个阈值电压的方法，用于减小晶体管之间的距离，从而增加cmos sram存储器阵列的堆积密度。
11、这些设计方法中的一些包含pmos晶体管或交叉耦合反相器，用于信号恢复以维持全电压摆幅。然而，由于pmos晶体管的使用，ptl往往消耗大的面积。ptl方法的额外的困难是其设计复杂性。与cmos逻辑不同，没有对于ptl可用的标准单元库。此外，ptl单元的一些输入模式不生成全电压摆幅输出的事实给vlsi设计人员使用标准电子设计自动化(eda)工具进行ptl电路设计带来了障碍。
12、因此，本专利技术的一个目的是提供一种减少功耗的mos逻辑门设计。
13、本专利技术的另一个目的是提供一种具有减小的半导体面积的mos逻辑门设计。
14、本专利技术的另一个目的是提供一种具有减少的p-mos晶体管数量的mos逻辑门设计。
15、随着描述的进行，本专利技术的其他目的和优点将变得明显。
技术实现思路
1、除非另有定义，否则本文中使用的所有技术和/或科学术语具有与本专利技术所属领域的普通技术人员通常理解的含义相同的含义。虽然与本文中描述的方法和材料相似或等同的方法和材料可以用于本专利技术的实施例的实践或测试，但是下面描述示例性方法和/或材料。在有冲突的情况下，以专利说明书(包括定义)为准。另外，材料、方法和示例仅是说明性的并且不旨在必然是限制性的。
2、一种逻辑门电路，包括：
3、a)逻辑块，用于在逻辑块的输入之间执行逻辑操作；以及
4、b)恢复块，连接在逻辑块的输出和逻辑门的输出之间，用于补偿输出处于高逻辑状态时的电压电平损失，
5、其中，逻辑块在引起(entail)低逻辑状态的逻辑操作之后，经由实现该逻辑块的组件中的固有电流泄漏路径将与高逻辑状态对应的电压放电至地。
6、逻辑门还可以包括连接在逻辑块和逻辑门的输出之间的下拉块，用于在引起低逻辑状态的逻辑操作之后，除了经由固有电流泄漏路径放电之外，将与高逻辑状态对应的电压进一本文档来自技高网...
【技术保护点】
1.一种逻辑门电路，包括：
2.根据权利要求1所述的逻辑门，还包括连接在所述逻辑块和所述逻辑门的输出之间的下拉块，用于在引起低逻辑状态的逻辑操作之后，除了经由固有电流泄漏路径放电之外，将与所述高逻辑状态对应的电压进一步放电至地。
3.根据权利要求1所述的逻辑门，其中恢复块包括：
4.根据权利要求1所述的逻辑门，其中下拉块是二极管。
5.根据权利要求1所述的逻辑门，其中下拉块通过以下实现：
6.根据权利要求1所述的逻辑门，其中逻辑块是实现AND、OR、NOR、NAND门的连接的晶体管的堆叠，或者实现AND门的晶体管的并联连接，或者其组合。
7.根据权利要求6所述的逻辑门，还包括：
8.根据权利要求6所述的逻辑门，其中逻辑块包括与晶体管的堆叠组合的一个或多个CMOS电路。
9.根据权利要求1所述的逻辑门，所述逻辑门与类似的逻辑门结合操作，从而形成逻辑电路。
10.根据权利要求1所述的逻辑门，所述逻辑门被实现为与CMOS门组合的集成电路。
11.根据权利要求1所述的逻
12.根据权利要求1所述的逻辑门，其中多个阈值电压被施加到实现每个块的晶体管。
13.根据权利要求1所述的逻辑门，其中使用多个电源电压。
14.根据权利要求1所述的逻辑门，其中电源电压被施加到实现逻辑块的至少一个晶体管的漏极或源极。
15.根据权利要求7所述的逻辑门，其中电源电压被施加到实现逻辑块的至少一个晶体管的栅极。
16.根据权利要求1所述的逻辑门，所述逻辑门实现无负载且无PMOS晶体管的多输入AND门。
17.根据权利要求1所述的逻辑门，其中逻辑块中的一个或多个晶体管的源极处的寄生漏电流用作下拉电路系统。
18.根据权利要求1所述的逻辑门，还包括来自恢复块的输入或输出的反馈路径，以控制所述下拉电路的操作。
19.根据权利要求1所述的逻辑门，还包括用于在数个堆叠的NMOS门、或者并联连接的NMOS门、或者其组合之间共享同一下拉二极管电路和/或信号恢复CMOS缓冲器的电路。
20.根据权利要求1所述的逻辑门，还包括数个堆叠的PMOS门、或者并联连接的PMOS门、或者其组合。
21.根据权利要求1所述的逻辑门，还包括数个堆叠的NMOS和堆叠的PMOS门、或者并联连接的NMOS门、并联连接的PMOS门、或者其组合。
...【技术特征摘要】
【国外来华专利技术】
1.一种逻辑门电路，包括：
2.根据权利要求1所述的逻辑门，还包括连接在所述逻辑块和所述逻辑门的输出之间的下拉块，用于在引起低逻辑状态的逻辑操作之后，除了经由固有电流泄漏路径放电之外，将与所述高逻辑状态对应的电压进一步放电至地。
3.根据权利要求1所述的逻辑门，其中恢复块包括：
4.根据权利要求1所述的逻辑门，其中下拉块是二极管。
5.根据权利要求1所述的逻辑门，其中下拉块通过以下实现：
6.根据权利要求1所述的逻辑门，其中逻辑块是实现and、or、nor、nand门的连接的晶体管的堆叠，或者实现and门的晶体管的并联连接，或者其组合。
7.根据权利要求6所述的逻辑门，还包括：
8.根据权利要求6所述的逻辑门，其中逻辑块包括与晶体管的堆叠组合的一个或多个cmos电路。
9.根据权利要求1所述的逻辑门，所述逻辑门与类似的逻辑门结合操作，从而形成逻辑电路。
10.根据权利要求1所述的逻辑门，所述逻辑门被实现为与cmos门组合的集成电路。
11.根据权利要求1所述的逻辑门，其中实现逻辑块的一个或多个晶体管的体连接至地。
12.根据权利要求1所述的逻辑门，其中多...
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