【技术实现步骤摘要】
本技术涉及字逻辑电路，尤其涉及一种可编程时钟同步逻辑电路、系统及设备。
技术介绍
1、在可编程芯片fpga的数字逻辑设计中，时钟同步电路设计是主流。传统的时钟同步设计使用触发器(flip-flop)来实现，通过时钟边沿触发来实现时钟同步。这种设计方法可以设定系统时钟频率，使用流水线方式高速执行复杂的逻辑运算，提升芯片性能。
2、然而，触发器存在一些问题。首先，触发器在逻辑电路中存在亚稳态问题，当触发器的建立时间或保持时间超过一定范围时，输出信号会变得不稳定。其次，触发器的数据和时钟之间存在固有竞争和冒险问题，这会导致逻辑执行的可靠性降低，可能出现执行错误。
技术实现思路
1、基于此，有必要针对上述问题，提出一种可编程时钟同步逻辑电路，以解决现有技术中使用触发器产生的亚稳态以及数据和时钟之间存在固有竞争和冒险的问题。
2、本技术提供一种可编程时钟同步逻辑电路，包括：
3、至少一个同步存储器以及存储预设逻辑真值表的存储空间；
4、所述存储空间设置于所述同步存储器内部；
5、所述同步存储器包括地址输入端、时钟输入端以及数据输出端，所述地址输入端、时钟输入端以及数据输出端分别与所述存储空间相连。
6、进一步的，在所述时钟输入端接收的同步时钟信号处于上升沿状态时，所述同步存储器与所述存储空间连通，所述地址输入端接收输入地址，所述同步存储器从所述预设逻辑真值表中读取与所述输入地址对应的逻辑运算结果，并将所述逻辑运算结果通过
7、进一步的，所述同步存储器还包括：地址解码器，所述地址解码器与所述地址输入端相连。
8、进一步的，所述可编程时钟同步逻辑电路，还包括：
9、至少一个异步存储器以及存储预设异步逻辑真值表的异步存储空间；
10、所述异步存储空间设置于所述异步存储器内部；
11、所述异步存储器包括异步地址输入端、异步信号输入端以及异步数据输出端，所述异步地址输入端、异步信号输入端以及异步数据输出端分别与所述异步存储空间相连；
12、所述异步数据输出端还与所述地址输入端相连。
13、进一步的，所述可编程时钟同步逻辑电路，还包括：选择器，所述选择器分别与所述异步数据输出端以及所述数据输出端相连。
14、进一步的，所述同步存储器为单比特同步存储器。
15、另一方面，本技术还提供一种可编程时钟同步逻辑系统，包括上述的可编程时钟同步逻辑电路。
16、另一方面，本技术还提供一种电子设备，包括上述的可编程时钟同步逻辑电路。
17、本技术采用上述技术方案，具有如下有益效果：
18、本技术中，使用同步存储器实现可编程逻辑电路的时钟同步，有效解决传统触发器的亚稳态以及数据和时钟之间存在固有竞争和冒险的问题，同时，减少电能消耗。
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1.一种可编程时钟同步逻辑电路，其特征在于，包括：至少一个同步存储器以及存储预设逻辑真值表的存储空间；
2.根据权利要求1所述的可编程时钟同步逻辑电路，其特征在于，在所述时钟输入端接收的同步时钟信号处于上升沿状态时，所述同步存储器与所述存储空间连通，所述地址输入端接收输入地址，所述同步存储器从所述预设逻辑真值表中读取与所述输入地址对应的逻辑运算结果，并将所述逻辑运算结果通过所述数据输出端进行时钟同步输出。
3.根据权利要求1所述的可编程时钟同步逻辑电路，其特征在于，所述同步存储器还包括：地址解码器，所述地址解码器与所述地址输入端相连。
4.根据权利要求1所述的可编程时钟同步逻辑电路，其特征在于，还包括：
5.根据权利要求4所述的可编程时钟同步逻辑电路，其特征在于，还包括：选择器，所述选择器分别与所述异步数据输出端以及所述数据输出端相连。
6.根据权利要求1至5任一项所述的可编程时钟同步逻辑电路，其特征在于，所述同步存储器为单比特同步存储器。
7.一种可编程时钟同步逻辑系统，其特征在于，包括权利要求1-6任一项
8.一种电子设备，其特征在于，包括权利要求1-6任一项所述的可编程时钟同步逻辑电路。
...【技术特征摘要】
1.一种可编程时钟同步逻辑电路，其特征在于，包括：至少一个同步存储器以及存储预设逻辑真值表的存储空间；
2.根据权利要求1所述的可编程时钟同步逻辑电路，其特征在于，在所述时钟输入端接收的同步时钟信号处于上升沿状态时，所述同步存储器与所述存储空间连通，所述地址输入端接收输入地址，所述同步存储器从所述预设逻辑真值表中读取与所述输入地址对应的逻辑运算结果，并将所述逻辑运算结果通过所述数据输出端进行时钟同步输出。
3.根据权利要求1所述的可编程时钟同步逻辑电路，其特征在于，所述同步存储器还包括：地址解码器，所述地址解码器与所述地址输入端相连...
【专利技术属性】
技术研发人员：孙京航，胜满德，福岛庆多，
申请(专利权)人：长沙市东方芯科技有限责任公司，
类型：新型
国别省市：
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