【技术实现步骤摘要】
本专利技术涉及芯片封装，具体涉及一种多芯片堆叠式封装结构。
技术介绍
1、为了能够大幅度提升芯片的性能和功能，并且能够减小芯片的体积和功耗，现行芯片封装中可采用芯片堆叠这一工艺，与现行的3d封装工艺基本一致，其本质是将多个芯片以垂直方向进行堆叠后，通过微弧焊或粘接技术进行连接使其成为一体结构。
2、需要说明的：因堆叠式封装结构采用的数值方向上的叠加方式，且为了制造出更多层结构，在封装厚度不变的前提下采用减薄单层芯片厚度这一方式，但是随着芯片厚度的减少，导致芯片刚度降低易变形，特别是在封装过程中受其温度变化影响，单层芯片内应力集中甚至造成芯片的破坏，直接影响到整体封装后的芯片质量。
3、对此，本申请提出了一种解决方案。
技术实现思路
1、本专利技术的目的在于提供一种多芯片堆叠式封装结构，针对现行堆叠式的芯片封装工艺中，因封装过程中对其堆叠层数、芯片厚度、温度上存在“相互影响”的问题，可能出现芯片刚度降低而发生变形而直接影响到整体封装完成后的芯片质量。
2、本专利技术的目的可以通过以下技术方案实现：一种多芯片堆叠式封装结构，包括基板本体、塑装外壳和多个芯片本体，多个所述芯片本体设置在塑装外壳中，且多个芯片本体的上侧位置上设置有总成垫片，所述总成垫片位于塑装外壳的内部，且总成垫片外缘边位置上连接有多个引脚线，多个所述引脚线贯穿塑装外壳且向下延伸至基板本体上；
3、多个所述芯片本体沿始终方向为等间距设置，且每两个相邻位置的芯片本体之间设置有分
4、进一步设置为：每两个相邻位置的所述芯片本体之间通过焊接凸点完成连接，位于所述分离垫片上侧位置和下侧位置的芯片本体与分离垫片之间为粘接方式。
5、进一步设置为：多个所述芯片本体的轮廓区域呈不相等状态或相等状态，且芯片本体的厚度相等，所述芯片本体沿竖直方向的设置方式包括错位式和对齐式。
6、进一步设置为：靠近所述分离垫片的芯片本体的设置方式还包括水平拼接。
7、进一步设置为：所述分离垫片和总成垫片上均开设有偏心开口，所述偏心开口的中心点位置与分离垫片、总成垫片的中心点之间呈错位设置。
8、进一步设置为：所述分离垫片的外缘边位置上连接有多个外装接脚，多个所述外装接脚贯穿至塑装外壳的外部，且外装接脚呈向上弯折状，所述外装接脚末端位置与塑装外壳上表面呈水平分布，且外装接脚镶嵌在塑装外壳的外侧位置中，所述塑装外壳上表面内部中连接有外装基片，多个所述外装接脚的末端位置与外装基片的外缘边位置相接触。
9、进一步设置为：所述外装接脚与引脚线之间呈错位设置。
10、进一步设置为：所述封装结构通过以下封装方式所完成的，具体包括如下动作：
11、动作一：以基板本体上的单点位置区域作为封装区域，将其中一个芯片本体以粘接的方式安装在封装区域中，该芯片本体的中心点与封装区域的中心点对齐；
12、动作二：将与动作一中芯片本体的轮廓区域呈相等状态的其他芯片本体以对齐式的方式进行依次叠加，且在叠加过程中通过焊接凸点完成每个芯片本体之间的连接过程，完成第一层的堆叠动作；
13、动作三：在完成动作二后，在动作二中最上层的芯片本体上以粘接的方式连接分离垫片，之后在分离垫片的上侧位置以粘接的方式连接与动作一中芯片本体的轮廓区域呈不相等状态的其他芯片本体，且本动作中的每个芯片本体沿水平拼接方式完成连接过程；
14、动作四：在完成动作一～动作三后，对分离垫片和芯片本体钻出硅通孔，并以粘接的方式连接总成垫片，并将总成垫片上的引脚先向下弯曲且连接在基板本体上，之后在塑装外壳的上表面连接外装基片，最后使分离垫片上的外装引脚向上弯曲且连接在外装基片的外缘边位置上。
15、本专利技术具备下述有益效果：
16、1、本专利技术基于芯片堆叠式封装这一基本原理，有所不同的是：不受芯片本体轮廓的局限，可以同时采用竖直方向和水平方向上的两种对接过程，且在对接过程可以采用错位式或对齐式，其目的是可以满足不同芯片本体的堆叠要求，在此基础上，将一个或多个芯片本体作为一个独立层，并在每个独立层之间设置有分离垫片，分离垫片可以作为对芯片本体的压平结构和隔离结构，具体表现为：以分离垫片对每个独立层中的芯片本体进行压平，防止出现翘边变形等异常问题，并使每个独立层中的芯片本体之间不会出现相互干涉的问题；
17、2、在上述基础上，分离垫片中开设有偏心开口，其目的是：确保偏心开口的中心点与每个独立层中芯片本体的中心点之间为错位设置，其目的是避免芯片因受温度影响导致应力集中在其中心点位置而发生更大程度上的形变，对此以偏心开口在“允许”形变的基础上，不会发生指向芯片本体中心点方向变形，此外，对其中的分离垫片增设外装引脚，结合到偏心开口的“空洞”区域，其本质是将整体封装结构内部温度经由外装引脚传递到外装基片上，可以起到更佳的散热效果。
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1.一种多芯片堆叠式封装结构，包括基板本体(2)、塑装外壳(3)和多个芯片本体(7)，其特征在于，多个所述芯片本体(7)设置在塑装外壳(3)中，且多个芯片本体(7)的上侧位置上设置有总成垫片(5)，所述总成垫片(5)位于塑装外壳(3)的内部，且总成垫片(5)外缘边位置上连接有多个引脚线(1)，多个所述引脚线(1)贯穿塑装外壳(3)且向下延伸至基板本体(2)上；
2.根据权利要求1所述的一种多芯片堆叠式封装结构，其特征在于，每两个相邻位置的所述芯片本体(7)之间通过焊接凸点(8)完成连接，位于所述分离垫片(6)上侧位置和下侧位置的芯片本体(7)与分离垫片(6)之间为粘接方式。
3.根据权利要求1所述的一种多芯片堆叠式封装结构，其特征在于，多个所述芯片本体(7)的轮廓区域呈不相等状态或相等状态，且芯片本体(7)的厚度相等，所述芯片本体(7)沿竖直方向的设置方式包括错位式和对齐式。
4.根据权利要求1所述的一种多芯片堆叠式封装结构，其特征在于，靠近所述分离垫片(6)的芯片本体(7)的设置方式还包括水平拼接。
5.根据权利要求1所述的一种多
6.根据权利要求1所述的一种多芯片堆叠式封装结构，其特征在于，所述分离垫片(6)的外缘边位置上连接有多个外装接脚(11)，多个所述外装接脚(11)贯穿至塑装外壳(3)的外部，且外装接脚(11)呈向上弯折状，所述外装接脚(11)末端位置与塑装外壳(3)上表面呈水平分布，且外装接脚(11)镶嵌在塑装外壳(3)的外侧位置中，所述塑装外壳(3)上表面内部中连接有外装基片(4)，多个所述外装接脚(11)的末端位置与外装基片(4)的外缘边位置相接触。
7.根据权利要求6所述的一种多芯片堆叠式封装结构，其特征在于，所述外装接脚(11)与引脚线(1)之间呈错位设置。
8.根据权利要1～7所述的一种多芯片堆叠式封装结构，其特征在于，所述封装结构通过以下封装方式所完成的，具体包括如下动作：
...【技术特征摘要】
1.一种多芯片堆叠式封装结构，包括基板本体(2)、塑装外壳(3)和多个芯片本体(7)，其特征在于，多个所述芯片本体(7)设置在塑装外壳(3)中，且多个芯片本体(7)的上侧位置上设置有总成垫片(5)，所述总成垫片(5)位于塑装外壳(3)的内部，且总成垫片(5)外缘边位置上连接有多个引脚线(1)，多个所述引脚线(1)贯穿塑装外壳(3)且向下延伸至基板本体(2)上；
2.根据权利要求1所述的一种多芯片堆叠式封装结构，其特征在于，每两个相邻位置的所述芯片本体(7)之间通过焊接凸点(8)完成连接，位于所述分离垫片(6)上侧位置和下侧位置的芯片本体(7)与分离垫片(6)之间为粘接方式。
3.根据权利要求1所述的一种多芯片堆叠式封装结构，其特征在于，多个所述芯片本体(7)的轮廓区域呈不相等状态或相等状态，且芯片本体(7)的厚度相等，所述芯片本体(7)沿竖直方向的设置方式包括错位式和对齐式。
4.根据权利要求1所述的一种多芯片堆叠式封装结构，其特征在于，靠近所述分离垫片(6)的芯片本体(7)的设置方式还包括水平拼...
【专利技术属性】
技术研发人员：乔金彪，张云海，
申请(专利权)人：苏州斯尔特微电子有限公司，
类型：发明
国别省市：
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