【技术实现步骤摘要】
本申请涉及spi通讯，特别涉及一种spi主机逻辑电路及spi主机。
技术介绍
1、spi（serial peripheral interface，串行外设接口）是一种基于同步时钟进行双边沿传输的四线通讯协议，通常以一主多从的总线架构实现主从之间数据的高速同步传输。在spi协议使用之初，10m bps左右的数据传输速率能够满足所有数据传输需求，但随着spi应用场景越来越广泛，集成有spi设备的控制器芯片系统时钟越来越高，对spi总线的数据传输速率要求也越来越高。而很多通用控制器芯片的i/o属性受限于芯片面积的要求，有很大的延迟时间，限制了spi传输速率。
2、相关技术中，通常采用将芯片引脚返回的串行时钟作为采集时钟，或通过配置串行时钟的频率以及延迟采集时刻来提高spi总线数据传输速率，然而这两种方法不能灵活配置采集时刻，使得数据传输准确率下降，并且由于芯片的应用坏境多变，需要消耗大量软件资源才能检测到路径延迟。
技术实现思路
1、本专利技术旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本专利技术的第一个目的在于提出一种spi主机逻辑电路，在数据传输开始前，通过路径延迟检测模块进行路径延迟检测，降低了软件资源的消耗，时序控制模块根据路径延迟检测结果配置分频系数和延迟采集时间，使得采集信号生成模块生成采集信号，实现了自动调整采集时间，从而可以得到准确的采集时间，进而提升了spi的数据传输准确率，并且可以适用于各种spi应用场景。
2、本专利技术的第二个目
3、为达上述目的，根据本专利技术第一方面实施例提出了一种spi主机逻辑电路，包括：时序控制模块、路径延迟检测模块、采集信号生成模块和数据接收模块，其中，时序控制模块被配置为，响应于使能信号，控制路径延迟检测模块进行路径延迟检测；路径延迟检测模块被配置为，在输出从机选择有效电平给spi从机时，采用工作时钟进行计时，并通过数据接收模块采集到spi从机发送的主收从发信号的有效边沿时，确定工作时钟的计时时间，其中，主收从发信号由spi从机在接收到从机选择有效电平后发送，工作时钟的计时时间用于表征路径延迟检测结果；时序控制模块还被配置为，根据路径延迟检测结果配置分频系数和延迟采集时间，并将分频系数和延迟采集时间提供采集信号生成模块；采集信号生成模块被配置为，根据分频系数和延迟采集时间生成采集信号，其中，采集信号用于控制数据接收模块进行数据采集。
4、根据本专利技术实施例的spi主机逻辑电路，包括：时序控制模块、路径延迟检测模块、采集信号生成模块和数据接收模块，其中，时序控制模块被配置为，响应于使能信号，控制路径延迟检测模块进行路径延迟检测；路径延迟检测模块被配置为，在输出从机选择有效电平给spi从机时，采用工作时钟进行计时，并通过数据接收模块采集到spi从机发送的主收从发信号的有效边沿时，确定工作时钟的计时时间，其中，主收从发信号由spi从机在接收到从机选择有效电平后发送，工作时钟的计时时间用于表征路径延迟检测结果，因此，路径延迟检测模块在数据传输开始前对路径延迟进行检测，占用的软件资源较少，从而降低了软件资源的消耗；时序控制模块还被配置为，根据路径延迟检测结果配置分频系数和延迟采集时间，并将分频系数和延迟采集时间提供采集信号生成模块；采集信号生成模块被配置为，根据分频系数和延迟采集时间生成采集信号，其中，采集信号用于控制数据接收模块进行数据采集，因此，采集信号生成模块可以根据分频系数和延迟采集时间生成准确的采集信号，实现了采集时间的自动调整，不仅可以提升spi的数据传输准确率，还进一步减少了软件操作，使得spi主机的使用更加便捷。
5、根据本专利技术的一个实施例，采集信号生成模块包括：同步时钟生成子模块，被配置为根据分频系数生成同步时钟；采集信号生成子模块，被配置为根据同步时钟和延迟采集时间生成采集信号。
6、根据本专利技术的一个实施例，同步时钟生成模块还被配置为从初始计数值开始计数，并在计数值达到第一差值或第二差值时，将同步时钟的电平翻转，并在计数值达到第一差值时，将计数值复位为0，其中，第一差值是分频系数减1的差值，第二差值是分频系数向右移一位的数值减1的差值。
7、根据本专利技术的一个实施例，在同步时钟的时钟相位为1时，初始计数值为0；在同步时钟的时钟相位为0时，初始计数值为分频系数向右移一位的数值开始。
8、根据本专利技术的一个实施例，采集信号生成子模块还被配置为在同步时钟的采集沿开始计数，在计数值达到延迟采集时间时，将采集信号拉高一个工作时钟周期。
9、根据本专利技术的一个实施例，spi主机逻辑电路还包括：配置模块，配置模块基于路径延迟检测结果对分频系数和延迟采集时间进行配置，以便采集信号生成模块根据配置后的分频系数和延迟采集时间生成采集信号。
10、根据本专利技术的一个实施例，路径延迟检测模块还被配置为在接收到时序控制模块发送的检测开关信号和延迟检测使能信号时，采用工作时钟进行计时，并在检测到所述主收从发信号的有效边沿时结束计时，以及将路径延迟检测状态信号置为高电平脉冲信号，并将路径延迟检测状态信号提供给时序控制模块。
11、根据本专利技术的一个实施例，时序控制模块还被配置为在路径延迟检测状态信号为高电平有效脉冲时，根据路径延迟检测结果和预设分频系数配置延迟采集时间和分频系数。
12、根据本专利技术的一个实施例，在路径延迟检测结果减1的差值大于预设分频系数右移一位的数值时，延迟采集时间为路径延迟检测结果减去预设分频系数右移一位的数值的差值，分频系数为预设分频系数；在路径延迟检测结果减1的差值小于等于预设分频系数右移一位的数值时，延迟采集时间为0，分频系数为预设分频系数。
13、根据本专利技术的一个实施例，在路径延迟检测结果加1的和值小于等于预设分频系数右移一位的数值时，延迟采集时间为0，分频系数为预设分频系数；在路径延迟检测结果加1的和值大于预设分频系数右移一位的数值、且小于分频系数、且预设分频系数为偶数时，延迟采集时间为路径延迟检测结果加1的和值减分频系数右移一位的数值的差值，分频系数为预设分频系数；在路径延迟检测结果加1的和值大于预设分频系数右移一位的数值、且小于分频系数、且预设分频系数为奇数时，延迟采集时间为路径延迟检测结果减预设分频系数右移一位的数值的差值，分频系数为预设分频系数；在路径延迟检测结果加1的和值大于等于预设分频系数时，分频系数为路径延迟检测结果加2的和值，延迟采集时间为分频系数右移一位的数值减1的差值。
14、根据本专利技术的一个实施例，路径延迟检测模块还被配置为在接收到检测开关信号且未接收到延迟检测使能信号时，将工作时钟的计时时间清零。
15、为达上述目的，根据本专利技术第二方面实施例提出了一种spi主机，包括前述任一实施例的spi主机逻辑电路。
16、根据本专利技术实施例的spi主机，通过采用上述的spi主机逻辑电路，在数据传输开始前，通过路径延迟检测模块进行路径延迟检测，降低本文档来自技高网...
【技术保护点】
1.一种SPI主机逻辑电路，其特征在于，包括：时序控制模块、路径延迟检测模块、采集信号生成模块和数据接收模块，其中，
2.根据权利要求1所述的SPI主机逻辑电路，其特征在于，所述采集信号生成模块包括：
3.根据权利要求2所述的SPI主机逻辑电路，其特征在于，所述同步时钟生成模块还被配置为从初始计数值开始计数，并在计数值达到第一差值或第二差值时，将所述同步时钟的电平翻转，并在计数值达到所述第一差值时，将计数值复位为0，其中，所述第一差值是所述分频系数减1的差值，所述第二差值是所述分频系数向右移一位的数值减1的差值。
4.根据权利要求3所述的SPI主机逻辑电路，其特征在于，在所述同步时钟的时钟相位为1时，所述初始计数值为0；在所述同步时钟的时钟相位为0时，所述初始计数值为所述分频系数向右移一位的数值开始。
5.根据权利要求2所述的SPI主机逻辑电路，其特征在于，所述采集信号生成子模块还被配置为在所述同步时钟的采集沿开始计数，在计数值达到所述延迟采集时间时，将所述采集信号拉高一个工作时钟周期。
6.根据权利要求1所述的SPI主
7.根据权利要求1-6中任一项所述的SPI主机逻辑电路，其特征在于，所述路径延迟检测模块还被配置为在接收到所述时序控制模块发送的检测开关信号和延迟检测使能信号时，采用工作时钟进行计时，并在检测到所述主收从发信号的有效边沿时结束计时，以及将路径延迟检测状态信号置为高电平脉冲信号，并将所述路径延迟检测状态信号提供给所述时序控制模块。
8.根据权利要求7所述的SPI主机逻辑电路，其特征在于，所述时序控制模块还被配置为在所述路径延迟检测状态信号为高电平有效脉冲时，根据所述路径延迟检测结果和预设分频系数配置所述延迟采集时间和所述分频系数。
9.根据权利要求8所述的SPI主机逻辑电路，其特征在于，在所述路径延迟检测结果减1的差值大于预设分频系数右移一位的数值时，所述延迟采集时间为所述路径延迟检测结果减去所述预设分频系数右移一位的数值的差值，所述分频系数为所述预设分频系数；在所述路径延迟检测结果减1的差值小于等于预设分频系数右移一位的数值时，所述延迟采集时间为0，所述分频系数为所述预设分频系数。
10.根据权利要求8所述的SPI主机逻辑电路，其特征在于，在所述路径延迟检测结果加1的和值小于等于所述预设分频系数右移一位的数值时，所述延迟采集时间为0，所述分频系数为所述预设分频系数；在所述路径延迟检测结果加1的和值大于所述预设分频系数右移一位的数值、且小于所述分频系数、且所述预设分频系数为偶数时，所述延迟采集时间为所述路径延迟检测结果加1的和值减所述分频系数右移一位的数值的差值，所述分频系数为所述预设分频系数；在所述路径延迟检测结果加1的和值大于所述预设分频系数右移一位的数值、且小于所述分频系数、且所述预设分频系数为奇数时，所述延迟采集时间为所述路径延迟检测结果减所述预设分频系数右移一位的数值的差值，所述分频系数为所述预设分频系数；在所述路径延迟检测结果加1的和值大于等于所述预设分频系数时，所述分频系数为所述路径延迟检测结果加2的和值，所述延迟采集时间为所述分频系数右移一位的数值减1的差值。
11.根据权利要求7所述的SPI主机逻辑电路，其特征在于，所述路径延迟检测模块还被配置为在接收到所述检测开关信号且未接收到所述延迟检测使能信号时，将所述工作时钟的计时时间清零。
12.一种SPI主机，其特征在于，包括根据权利要求1-11中任一项所述的SPI主机逻辑电路。
...【技术特征摘要】
1.一种spi主机逻辑电路，其特征在于，包括：时序控制模块、路径延迟检测模块、采集信号生成模块和数据接收模块，其中，
2.根据权利要求1所述的spi主机逻辑电路，其特征在于，所述采集信号生成模块包括：
3.根据权利要求2所述的spi主机逻辑电路，其特征在于，所述同步时钟生成模块还被配置为从初始计数值开始计数，并在计数值达到第一差值或第二差值时，将所述同步时钟的电平翻转，并在计数值达到所述第一差值时，将计数值复位为0，其中，所述第一差值是所述分频系数减1的差值，所述第二差值是所述分频系数向右移一位的数值减1的差值。
4.根据权利要求3所述的spi主机逻辑电路，其特征在于，在所述同步时钟的时钟相位为1时，所述初始计数值为0；在所述同步时钟的时钟相位为0时，所述初始计数值为所述分频系数向右移一位的数值开始。
5.根据权利要求2所述的spi主机逻辑电路，其特征在于，所述采集信号生成子模块还被配置为在所述同步时钟的采集沿开始计数，在计数值达到所述延迟采集时间时，将所述采集信号拉高一个工作时钟周期。
6.根据权利要求1所述的spi主机逻辑电路，其特征在于，还包括：
7.根据权利要求1-6中任一项所述的spi主机逻辑电路，其特征在于，所述路径延迟检测模块还被配置为在接收到所述时序控制模块发送的检测开关信号和延迟检测使能信号时，采用工作时钟进行计时，并在检测到所述主收从发信号的有效边沿时结束计时，以及将路径延迟检测状态信号置为高电平脉冲信号，并将所述路径延迟检测状态信号提供给所述时序控制模块。
8.根据权利要求7所述的spi主机逻辑电路，其特征在于，所述时序控制模块还被配置为在所述路径延迟检测状态信号为高电平有效脉冲时，根据所述路径延迟检测结果和...
【专利技术属性】
技术研发人员：张坤，刘鹏伟，王晓明，何学文，
申请(专利权)人：苏州萨沙迈半导体有限公司，
类型：发明
国别省市：
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