【技术实现步骤摘要】
本专利技术涉及芯片，尤其涉及一种异构双模冗余定时器、芯片以及车辆。
技术介绍
1、在汽车电子领域，各类电子部件都存在系统性失效和随机硬件失效的风险，因此汽车行业对芯片的安全性提出较高的要求，汽车芯片的功能安全设计变得越来越重要。芯片中的双模冗余设计(dmr，dual modular redundancy)可以避免单点故障，提高系统的可用性和稳定性，当主模块出现故障时，冗余模块可以继续工作并产生错误警告，从而提高系统的处理能力和响应速度。虽然双模冗余设计会增加系统的硬件成本，但是它可以提高系统的可用性和可靠性，减少停机时间、风险成本和维修成本，最终降低总体拥有成本。同时，相比于使用相同电路而做的冗余设计，使用两个不同结构的电路实现的异构双模冗余可以有效避免一些共因失效和同类失效，进一步提高了模块和系统的安全性。定时器模块是控制芯片中常用的电路，其主要功能是定时/计数、定时控制和时钟生成等，在各种应用场景中都得到广泛的使用。因此，通过双模冗余设计来降低定时器的随机失效率、提高定时器的系统安全性具有重要的意义。相比于常用的同类型双模冗余，本专利技术使用反向计数的异构冗余电路来实现定时器的双模冗余设计，有效提高定时器的安全性和降低软硬件的成本开销。
技术实现思路
1、本专利技术旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本专利技术的目的在于提出一种异构双模冗余定时器、芯片以及车辆，该定时器具有较好的安全性，有效减少硬件资源消耗和软件参与程度且硬件开销较小，易于在电路设计中实现。
2、为达到上述目的，本专利技术第一方面实施例提出了一种异构双模冗余定时器，所述定时器包括：时钟控制电路、主定时器电路、异构冗余定时器电路和比较电路，所述主定时器电路包括主计数器，所述异构冗余定时器电路包括冗余计数器；其中，所述时钟控制电路，与所述主计数器和所述冗余计数器分别连接，用于触发所述主计数器和所述冗余计数器开始计数；所述比较电路，与所述主计数器和所述冗余计数器分别连接，用于对所述主计数器的第一计数值进行取反，并将取反后的第一计数值和所述冗余计数器的第二计数值进行比较，或者，对所述第二计数值进行取反，并将取反后的第二计数值和所述第一计数值进行比较，以及输出比较结果信号给外部设备。
3、另外，本专利技术上述实施例的异构双模冗余定时器还可以具有如下附加的技术特征：
4、根据本专利技术的一个实施例，所述异构冗余定时器电路还包括第一非门，所述定时器还包括：总线控制电路，与所述主计数器连接，并通过所述第一非门与所述冗余计数器连接，用于分别向所述主计数器写入第一初始值和向所述冗余计数器写入第二初始值，其中，所述第一初始值取反后为所述第二初始值。
5、根据本专利技术的一个实施例，所述主定时器电路还包括：主周期寄存器、主比较寄存器和判断逻辑单元；其中，所述总线控制电路，还与所述主周期寄存器和所述主比较寄存器分别连接，用于向所述主周期寄存器写入第一周期值和向所述主比较寄存器写入第一比较值；所述判断逻辑单元，与所述主计数器、所述主周期寄存器和所述主比较寄存器分别连接，用于根据所述第一周期值、所述第一比较值和所述第一计数值，对所述主计数器进行计数控制和输出控制信号至所述外部设备。
6、根据本专利技术的一个实施例，所述异构冗余定时器电路包括：冗余周期寄存器、冗余比较寄存器和冗余判断逻辑单元，其中，所述总线控制电路，还通过所述第一非门与所述冗余周期寄存器和所述冗余比较寄存器分别连接，用于向所述冗余周期寄存器写入第二周期值和向所述冗余比较寄存器写入第二比较值，其中，所述第一周期值取反后为所述第二周期值，所述第一比较值取反后为所述第二比较值；所述冗余判断逻辑单元，与所述冗余计数器、所述冗余周期寄存器和所述冗余比较寄存器分别连接，用于根据所述第二周期值、所述第二比较值和所述第二计数值，对所述冗余计数器进行计数控制。
7、根据本专利技术的一个实施例，所述判断逻辑单元在对所述主计数器进行计数控制时，用于在所述第一计数值达到所述第一周期值或者所述第一比较值时，控制所述主计数器的计数方式从当前的第一计数方式切换为第二计数方式，其中，所述第一计数方式为所述第二计数方式的反方式；所述冗余判断逻辑单元在对所述冗余计数器进行计数控制时，用于在所述第二计数值达到所述第二周期值或者所述第二比较值时，控制所述冗余计数器的计数方式从当前的所述第二计数方式切换为所述第一计数方式，以和所述主计数器的计数方式保持相反。
8、根据本专利技术的一个实施例，所述判断逻辑单元在对所述主计数器进行计数控制时，用于在所述第一计数值达到所述第一周期值或所述第一比较值时，控制所述主计数器的计数方式；所述冗余判断逻辑单元在对所述冗余计数器进行计数控制时，用于在所述第二计数值达到所述第二周期值或所述第二比较值，控制所述冗余计数器的计数方式。
9、根据本专利技术的一个实施例，所述判断逻辑单元在输出控制信号至外部设备时，用于在所述第一计数值达到所述第一周期值或者所述第一比较值时，输出模块中断信号、dma请求信号或定时器输出信号至所述外部设备。
10、根据本专利技术的一个实施例，比较电路包括：第二非门、比较器和同步单元，其中，所述第二非门的输入端与所述冗余计数器连接，用于对所述第二计数值进行取反操作；所述比较器的第一输入端与所述第二非门的输出端连接，所述比较器的第二输入端和所述主计数器连接，用于比较所述第一计数值和取反后的所述第二计数值，并在所述第一计数值和取反后的所述第二计数值不一致时，输出错误信号到所述同步单元；所述同步单元与所述比较器的输出端连接，用于在同步采样到所述错误信号后向所述外部设备发送错误标志信号。
11、为达到上述目的，本专利技术第二方面实施例提出了一种芯片，包括：上述的异构双模冗余定时器。
12、为达到上述目的，本专利技术第三方面实施例提出了一种车辆，包括：上述的芯片。
13、本专利技术实施例的异构双模冗余定时器、芯片以及车辆，具有较好的安全性，有效减少硬件资源消耗和软件参与程度且硬件开销较小，易于在电路设计中实现。
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1.一种异构双模冗余定时器，其特征在于，所述定时器包括：时钟控制电路、主定时器电路、异构冗余定时器电路和比较电路，所述主定时器电路包括主计数器，所述异构冗余定时器电路包括冗余计数器；其中，
2.根据权利要求1所述的异构双模冗余定时器，其特征在于，所述异构冗余定时器电路还包括第一非门，所述定时器还包括：
3.根据权利要求2所述的异构双模冗余定时器，其特征在于，所述主定时器电路还包括：主周期寄存器、主比较寄存器和判断逻辑单元；其中，
4.根据权利要求3所述的异构双模冗余定时器，其特征在于，所述异构冗余定时器电路包括：冗余周期寄存器、冗余比较寄存器和冗余判断逻辑单元，其中，
5.根据权利要求4所述的异构双模冗余定时器，其特征在于，
6.根据权利要求4所述的异构双模冗余定时器，其特征在于，
7.根据权利要求5所述的异构双模冗余定时器，其特征在于，所述判断逻辑单元在输出控制信号至外部设备时，用于在所述第一计数值达到所述第一周期值或者所述第一比较值时，输出模块中断信号、DMA请求信号或定时器输出信号至所述外部设备。>
8.根据权利要求1所述的异构双模冗余定时器，其特征在于，比较电路包括：第二非门、比较器和同步单元，其中，
9.一种芯片，其特征在于，包括：根据权利要求1-8中任一项所述的异构双模冗余定时器。
10.一种车辆，其特征在于，包括：根据权利要求9所述的芯片。
...【技术特征摘要】
1.一种异构双模冗余定时器，其特征在于，所述定时器包括：时钟控制电路、主定时器电路、异构冗余定时器电路和比较电路，所述主定时器电路包括主计数器，所述异构冗余定时器电路包括冗余计数器；其中，
2.根据权利要求1所述的异构双模冗余定时器，其特征在于，所述异构冗余定时器电路还包括第一非门，所述定时器还包括：
3.根据权利要求2所述的异构双模冗余定时器，其特征在于，所述主定时器电路还包括：主周期寄存器、主比较寄存器和判断逻辑单元；其中，
4.根据权利要求3所述的异构双模冗余定时器，其特征在于，所述异构冗余定时器电路包括：冗余周期寄存器、冗余比较寄存器和冗余判断逻辑单元，其中，
5.根据权利要求...
【专利技术属性】
技术研发人员：何学文，张雪岩，张校萌，贾浩震，
申请(专利权)人：苏州萨沙迈半导体有限公司，
类型：发明
国别省市：
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