【技术实现步骤摘要】
本申请涉及电路，特别涉及一种时钟自校准电路、数据接收系统、控制器及车辆。
技术介绍
1、sent(single edge nibble transmission，单边半字传输)协议用于高分辨率的传感器数据从传感器传送到电子控制单元。它旨在作为使用10位模数转换器和pwm（pulsewidth modulation，脉宽调制）的较低分辨方法的替代品，并作为can（controller areanetwork，控制器局域网总线）或者lin（local interconnect network，局域互联网络）的低成本的替代方案。随着汽车电子的不断发展，越来越多的传感器使用sent协议。因此，对于电子控制单元来说，如何对这些传感器的数据进行快速准确的接收及解析越来越重要。
2、相关技术中的sent接收方案有两种，分别为数模混合接收解析方案和纯数字接收解析方案。数模混合接收解析方案是将sent信号经过滤波后变成模拟信号，然后使用模数转换器进行采样得到电压值，并对电压值进行解码，这种方案占用的资源较多，对模数转换器的精度有一定要求，同时解析分辨率不够容易造成数据误解析，软件开销高，因此，该方案精度较差，误码率较高。纯数字接收解析方案有两种，一种是有专门的接收模块进行数字信号接收并进行硬件解析，另一种是通过gpio（general-purpose input/output，通用输入/输出口）或pwm模块接收信号并配合定时器进行协议解析，然而通过gpio或者pwm模块接收信号软件开销也比较高，解析的准确度也无法保证，并且数字解析方式
技术实现思路
1、本专利技术旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本专利技术的第一个目的在于提出一种时钟自校准电路，根据数据接收通道的计数值对相应数据接收通道的分频系数进行校准，以对相应数据接收通道的通道时钟进行更新，使得数据接收和解码更加准确，并放宽了通道时钟的精度要求，鲁棒性更高；并且，多个数据接收通道共用一个时钟自校准电路，可以节约硬件资源，降低成本。
2、本专利技术的第二个目的在于提出一种数据接收系统。
3、本专利技术的第三个目的在于提出一种控制器。
4、本专利技术的第四个目的在于提出一种车辆。
5、为达上述目的，根据本专利技术第一方面实施例提出了一种时钟自校准电路，包括：时钟分频单元、缓存单元和校准单元，其中，时钟分频单元适于连接至少一个数据接收通道，时钟分频单元被配置为，根据模块时钟和每个数据接收通道对应的分频系数生成每个数据接收通道的通道时钟，并将每个数据接收通道的通道时钟发送给对应的数据接收通道，以便每个数据接收通道根据对应的通道时钟对同步脉冲进行计数；缓存单元被配置为，对每个数据接收通道发送的计数值进行缓存，其中，每个数据接收通道在对同步脉冲完成计数后、且计数值满足预设计数范围的情况下向缓存单元发送计数值；校准单元被配置为，根据每个数据接收通道的计数值对相应数据接收通道的分频系数进行校准，以便时钟分频单元根据校准后的分频系数对相应数据接收通道的通道时钟进行更新。
6、根据本专利技术实施例的时钟自校准电路，包括时钟分频单元、缓存单元和校准单元，其中，时钟分频单元根据模块时钟和每个数据接收通道对应的分频系数生成每个数据接收通道的通道时钟，每个数据接收通道根据对应的通道时钟对同步脉冲进行计数，同步脉冲的标准计数值为预设计数值，相关技术中，会对预设计数值保留有一定裕量，因此，在数据接收通道对同步脉冲完成计数后，如果计数值满足预设范围，数据接收通道会向缓存单元输出计数值，校准单元根据每个数据接收通道的计数值对相应数据接收通道的分频系数进行校准，时钟分频单元根据校准后的分频系数对相应数据接收通道的通道时钟进行更新，数据接收通道使用更新后的通道时钟接收同步脉冲后的数据，使得数据接收和解码更加准确，并放宽了通道时钟的精度要求，鲁棒性更高；并且，多个数据接收通道共用一个时钟自校准电路，可以节约硬件资源，降低成本。
7、根据本专利技术的一个实施例，校准单元包括：第一乘法器，第一乘法器的第一输入端与时钟分频单元相连，第一乘法器的第二输入端适于输入相应数据接收通道的计数值，第一乘法器被配置为将相应数据接收通道的计数值和相应数据接收通道的分频系数相乘，得到第一乘积；第二乘法器，第二乘法器的第一输入端与第一乘法器的输出端相连，第二乘法器的第二输入端适于输入预设乘数因子，第二乘法器被配置为将第一乘积与预设乘数因子相乘，得到第二乘积；移位模块，移位模块的输入端与第二乘法器的输出端相连，移位模块的输出端与时钟分频单元相连，移位模块被配置为将第二乘积向右移动预设位数，生成相应数据接收通道的校准后的分频系数，并将相应数据接收通道的校准后的分频系数提供给时钟分频单元。
8、根据本专利技术的一个实施例，预设乘数因子根据以下公式计算：f=round（2m/56），其中，f为预设乘数因子，m为预设位数。
9、根据本专利技术的一个实施例，校准单元还被配置为在对相应数据接收通道的分频系数校准完成的情况下，生成校准完成标志。
10、根据本专利技术的一个实施例，在数据接收通道有一个的情况下，时钟分频单元包括：分频系数控制模块，分频系数控制模块被配置为在初始状态的情况下，将预设分频系数作为数据接收通道的分频系数，并在接收到校准完成标志的情况下，将校准后的分频系数作为数据接收通道的分频系数；时钟分频模块，时钟分频模块适于连接数据接收通道，时钟分频模块被配置为根据模块时钟和数据接收通道的分频系数生成数据接收通道的通道时钟。
11、根据本专利技术的一个实施例，分频系数控制模块包括：第一选择器，第一选择器的第一输入端与校准单元的输出端相连，第一选择器的第二输入端适于输入预设分频系数，第一选择器被配置为根据第一选择信号输出预设分频系数或校准后的分频系数；第一d触发器，第一d触发器的输入端与第一选择器的输出端相连，第一d触发器的使能端与校准单元的输出端相连、且适于输入预设完成标志，第一d触发器被配置为在接收到预设完成标志的情况下，输出预设分频系数，并在接收到校准完成标志的情况下，输出校准后的分频系数。
12、根据本专利技术的一个实施例，在数据接收通道有多个的情况下，校准完成标志用于表征完成分频系数校准的数据接收通道的编号，时钟分频单元包括：更新控制模块，更新控制模块被配置为根据校准完成标志生成相应数据接收通道的更新使能信号；多个分频系数控制模块，每个分频系数控制模块被配置为在初始状态的情况下，将相应数据接收通道的预设分频系数作为相应数据接收通道的分频系数，并在接收到相应数据接收通道的更新使能信号的情况下，将校准后的分频系数作为相应数据接收通道的分频系数；多个时钟分频模块，每个时钟分频模块与一个分频系数控制模块相连，且适于连接一个数据接收通道，每个时钟分频模块被配置为根据模块时钟和相应数据接本文档来自技高网...
【技术保护点】
1.一种时钟自校准电路，其特征在于，包括：时钟分频单元、缓存单元和校准单元，其中，
2.根据权利要求1所述的时钟自校准电路，其特征在于，所述校准单元包括：
3.根据权利要求2所述的时钟自校准电路，其特征在于，所述预设乘数因子根据以下公式计算：
4.根据权利要求1所述的时钟自校准电路，其特征在于，所述校准单元还被配置为在对相应数据接收通道的分频系数校准完成的情况下，生成校准完成标志。
5.根据权利要求4所述的时钟自校准电路，其特征在于，在所述数据接收通道有一个的情况下，所述时钟分频单元包括：
6.根据权利要求5所述的时钟自校准电路，其特征在于，所述分频系数控制模块包括：
7.根据权利要求4所述的时钟自校准电路，其特征在于，在所述数据接收通道有多个的情况下，所述校准完成标志用于表征完成分频系数校准的数据接收通道的编号，所述时钟分频单元包括：
8.根据权利要求7所述的时钟自校准电路，其特征在于，所述分频系数控制模块包括：
9.根据权利要求5-8中任一项所述的时钟自校准电路，其特征在于，所述预
10.根据权利要求1所述的时钟自校准电路，其特征在于，在所述数据接收通道有一个的情况下，所述缓存单元包括：数据缓存模块，所述数据缓存模块适于连接所述数据接收通道，所述数据缓存模块被配置为对所述数据接收通道发送的计数值进行缓存。
11.根据权利要求10所述的时钟自校准电路，其特征在于，还包括：
12.根据权利要求1所述的时钟自校准电路，其特征在于，在所述数据接收通道有多个的情况下，所述缓存单元包括多个数据缓存模块，每个数据缓存模块适于连接一个所述数据接收通道，且每个数据缓存模块的空间编号与相应数据接收通道的通道编号一致，以接收相应数据接收通道发送的计数值。
13.根据权利要求12所述的时钟自校准电路，其特征在于，所述缓存单元还被配置为在至少一个所述数据缓存模块接收到相应数据接收通道发送的计数值的情况下，生成计数有效标志位，其中，所述计数有效标志位用于表征接收到相应数据接收通道发送的计数值的数据缓存模块的空间编号。
14.根据权利要求13所述的时钟自校准电路，其特征在于，还包括：数据选择单元，所述数据选择单元被配置为根据所述计数有效标志位输出相应数据接收通道的分频系数和相应数据接收通道的计数值。
15.根据权利要求14所述的时钟自校准电路，其特征在于，所述数据选择单元包括：
16.根据权利要求1所述的时钟自校准电路，其特征在于，每个所述数据接收通道适于输入SENT信号，所述SENT信号包括所述同步脉冲。
17.一种数据接收系统，其特征在于，包括：
18.一种控制器，其特征在于，包括根据权利要求17所述的数据接收系统。
19.一种车辆，其特征在于，包括根据权利要求18所述的控制器。
...【技术特征摘要】
1.一种时钟自校准电路，其特征在于，包括：时钟分频单元、缓存单元和校准单元，其中，
2.根据权利要求1所述的时钟自校准电路，其特征在于，所述校准单元包括：
3.根据权利要求2所述的时钟自校准电路，其特征在于，所述预设乘数因子根据以下公式计算：
4.根据权利要求1所述的时钟自校准电路，其特征在于，所述校准单元还被配置为在对相应数据接收通道的分频系数校准完成的情况下，生成校准完成标志。
5.根据权利要求4所述的时钟自校准电路，其特征在于，在所述数据接收通道有一个的情况下，所述时钟分频单元包括：
6.根据权利要求5所述的时钟自校准电路，其特征在于，所述分频系数控制模块包括：
7.根据权利要求4所述的时钟自校准电路，其特征在于，在所述数据接收通道有多个的情况下，所述校准完成标志用于表征完成分频系数校准的数据接收通道的编号，所述时钟分频单元包括：
8.根据权利要求7所述的时钟自校准电路，其特征在于，所述分频系数控制模块包括：
9.根据权利要求5-8中任一项所述的时钟自校准电路，其特征在于，所述预设分频系数是根据所述模块时钟和节拍时间确定的。
10.根据权利要求1所述的时钟自校准电路，其特征在于，在所述数据接收通道有一个的情况下，所述缓存单元包括：数据缓存模块，所述数据缓存模块适于连接所述数据接收通道，所述数据缓存模块被配置为对所述数据接收通道发送的计数值进行缓存。...
【专利技术属性】
技术研发人员：孙振玮，石刚，徐沛文，
申请(专利权)人：苏州萨沙迈半导体有限公司，
类型：发明
国别省市：
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