【技术实现步骤摘要】
本专利技术涉及soc验证的，具体而言，涉及一种多片fpga时钟分组动态配置板卡及配置方法。
技术介绍
1、随着soc复杂度越来越高，对时钟数量及频率可选择性要求也越来越高，传统的时钟使用方法无法灵活的对多个时钟进行分组并配置，实现同样功能需要增加电路设计，从而增加电路复杂度，降低资源利用率。对于越来越复杂的设计单片fpga门数量已经无法满足大规模集成电路的仿真因此需要多片fpga满足要求，在此前提下针对多片fpga时钟的配置和使用也越发重要。
技术实现思路
1、本专利技术的目的在于：提供一种多片fpga时钟分组动态配置板卡及配置方法。
2、本专利技术的技术方案是：提供了一种多片fpga时钟分组动态配置方法，该方法包括：主fpga和子fpga；
3、主fpga和子fpga均各自包括：scemi模块、时钟配置模块和待测设备；scemi模块向时钟配置模块发送scemi总线传输的时钟配置信息，时钟配置模块向待测设备发送时钟配置信号；
4、主fpga还包括：待测设备启动单元、用户启动单元和或非门；
5、待测设备启动单元和用户启动单元连接或非门的输入端，或非门的输出端连接主fpga和所有子fpga的时钟配置模块，或非门向所有时钟配置模块发送时钟控制信号，时钟控制信号包括组别信息和启动信息；具体地，当待测设备启动单元和用户启动单元均输出false时，或非门向所有时钟配置模块输出的时钟控制信号中的启动信息为ture，时钟配置模块开始对待测设备进行时钟
6、上述任一项技术方案中，进一步地，主fpga与所有子fpga的scemi模块连接在同一条scemi总线上，所有scemi模块的数据互通。
7、上述任一项技术方案中，进一步地，或非门与主fpga的时钟配置模块之间采用主fpga外的线缆进行环回连接，补偿主fpga和子fpga之间的延时。
8、上述任一项技术方案中，进一步地，时钟配置模块包括：寄存器、模式选择单元、时钟组仲裁器和时钟分频器；
9、时钟组仲裁器接收或非门发送的时钟控制信号，寄存器和模式选择单元接收scemi模块发送的时钟配置信息，寄存器将时钟配置信息中的组标识符部分发送至时钟组仲裁器，寄存器将剩余部分的时钟配置信息发送至时钟分频器；模式选择单元根据接收到的时钟配置信息生成模式选择信号发送至时钟分频器；
10、时钟组仲裁器根据或非门发送的时钟控制信号中包含的组别信息与时钟配置信息中的组标识符进行比对，一致时向时钟分频器输出开关信号；
11、时钟分频器接收寄存器发送的时钟配置信息和模式选择单元发送的模式选择信号，时钟分频器根据模式选择信号选择工作模式，时钟分频器根据时钟配置信息生成时钟配置信号，时钟分频器向待测设备发送时钟配置信号。
12、还提供了一种应用于上述任一项技术方案中提供的多片fpga时钟分组动态配置板卡的配置方法，该方法包括：
13、s1、位于主fpga的待测设备启动单元和用户启动单元均输出false信号至或非门，或非门向主fpga和所有子fpga的时钟组仲裁器发送包含组别信息和ture信号的时钟控制信号；
14、s2、主fpga和所有子fpga的scemi模块分别向各自的模式选择单元发送时钟配置信息，根据接收到的时钟配置信息生成模式选择信号发送至时钟分频器，时钟分频器根据模式选择信号选择工作模式；
15、s3、主fpga和所有子fpga的scemi模块分别向各自的寄存器发送与步骤s相同的时钟配置信息，寄存器将时钟配置信息中的组标识符部分发送至时钟组仲裁器，寄存器将其余时钟配置信息发送至时钟分频器；
16、s4、时钟组仲裁器接收到或非门发送的时钟控制信号中包含ture信号，时钟组仲裁器根据或非门发送的时钟控制信号中包含的组别信息与时钟配置信息中的组标识符进行比对，当组别信息与组标识符的组别一致时，时钟组仲裁器向时钟分频器输出开关信号，时钟分频器根据当前工作模式和接收到的时钟配置信息对待测设备进行时钟同步。
17、上述任一项技术方案中，进一步地，时钟配置信息是7个48位的数据为一组的信息，每个数据前2位表示选择的模式，第3至32位为本数据的实质内容，第33至48位为配置地址；其中同一组的所有数据的前2位相同；
18、一组数据的前6个数据的第3至32位内容为时钟同步的配置参数，第7个数据的第3至32位内容为组标识符。
19、上述任一项技术方案中，进一步地，模式选择单元根据接收到时钟配置信息中数据的前2位生成模式选择信号。
20、上述任一项技术方案中，进一步地，时钟配置信息中的组标识符部分为每一组第7个数据。
21、上述任一项技术方案中，进一步地，前7个数据的具体内容为：第1个为时钟周期的高电平参数，第2个为时钟周期的低电平参数，第3个为时钟的相位参数，第4个为时钟的复位周期参数，第5个为时钟周期余数，第6个为时钟周期的商。
22、上述任一项技术方案中，进一步地，时钟分频器的工作模式至少包含三种，分别是：
23、一、当接收的模式选择信号前两位为00时，时钟分频器为非均衡分频、使能混频模式，会将信号分成不同频率段和频带，每个频率段宽度可以不同，不同频率的信号可以合并产生新的频率组合；
24、二、当接收的模式选择信号前两位为01时，时钟分频器为非均衡分频、非使能混频模式，会将信号分成不同频率段和频带，每个频率段宽度可以不同，只有相同频率的信号可以合并；
25、三、当接收的模式选择信号前两位为10时，时钟分频器为均衡分频模式，会将信号分成等宽的频率段和频带。
26、本专利技术的有益效果是：
27、本专利技术中的技术方案通过scemi模块向时钟配置模块实时发送时钟配置信息，可以在运行时动态的调整时钟的频率和相位等参数，能够实现基于多片fpga的系统的实时优化和适应性调整。
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1.一种多片FPGA时钟分组动态配置板卡，其特征在于，所述板卡包括：主FPGA和子FPGA；
2.如权利要求1所述的多片FPGA时钟分组动态配置板卡，其特征在于，主FPGA与所有子FPGA的所述SceMI模块(1)连接在同一条SceMI总线上，所有SceMI模块(1)的数据互通。
3.如权利要求1所述的多片FPGA时钟分组动态配置板卡，其特征在于，所述或非门(10)与主FPGA的时钟配置模块(2)之间采用主FPGA外的线缆进行环回连接，补偿主FPGA和子FPGA之间的延时。
4.如权利要求1所述的多片FPGA时钟分组动态配置板卡，其特征在于，所述时钟配置模块(2)包括：寄存器(4)、模式选择单元(5)、时钟组仲裁器(6)和时钟分频器(7)；
5.一种应用于权利要求1-3所述多片FPGA时钟分组动态配置板卡的配置方法，其特征在于，所述方法包括：
6.如权利要求5所述的多片FPGA时钟分组动态配置方法，其特征在于，所述时钟配置信息是7个48位的数据为一组的信息，每个数据前2位表示选择的模式，第3至32位为本数据的实质内容，第
7.如权利要求6所述的多片FPGA时钟分组动态配置方法，其特征在于，所述模式选择单元(5)根据接收到时钟配置信息中数据的前2位生成模式选择信号。
8.如权利要求7所述的多片FPGA时钟分组动态配置方法，其特征在于，所述时钟配置信息中的组标识符部分为每一组第7个数据。
9.如权利要求5所述的多片FPGA时钟分组动态配置方法，其特征在于，所述前7个数据的具体内容为：第1个为时钟周期的高电平参数，第2个为时钟周期的低电平参数，第3个为时钟的相位参数，第4个为时钟的复位周期参数，第5个为时钟周期余数，第6个为时钟周期的商。
10.如权利要求5所述的多片FPGA时钟分组动态配置方法，其特征在于，所述时钟分频器(7)的工作模式至少包含三种，分别是：
...【技术特征摘要】
1.一种多片fpga时钟分组动态配置板卡，其特征在于，所述板卡包括：主fpga和子fpga；
2.如权利要求1所述的多片fpga时钟分组动态配置板卡，其特征在于，主fpga与所有子fpga的所述scemi模块(1)连接在同一条scemi总线上，所有scemi模块(1)的数据互通。
3.如权利要求1所述的多片fpga时钟分组动态配置板卡，其特征在于，所述或非门(10)与主fpga的时钟配置模块(2)之间采用主fpga外的线缆进行环回连接，补偿主fpga和子fpga之间的延时。
4.如权利要求1所述的多片fpga时钟分组动态配置板卡，其特征在于，所述时钟配置模块(2)包括：寄存器(4)、模式选择单元(5)、时钟组仲裁器(6)和时钟分频器(7)；
5.一种应用于权利要求1-3所述多片fpga时钟分组动态配置板卡的配置方法，其特征在于，所述方法包括：
6.如权利要求5所述的多片fpga时钟分组动态配置方法，其特...
【专利技术属性】
技术研发人员：张多利，王鹏程，杨滔，沈坚，孙亮，
申请(专利权)人：合肥工业大学，
类型：发明
国别省市：
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