增加ＧＩＡ驱动下像素电极充电时间的方法技术

在传统ＴＦＴ－ＬＣＤ（薄膜晶体管液晶显示器）系统驱动中，通常会设置ＯＥ（Ｏｕｔｐｕｔｅｎａｂｌｅ输出使能）信号以解决ｇａｔｅＲＣｄｅｌａｙ（栅极信号电阻电容延迟）造成的ｄａｔａｌａｔｃｈｉｎｇｅｒｒｏｒ（数据闭锁错误）的问题，ＯＥ时间大小一般接近于ｇａｔｅｌｉｎｅＲＣｄｅｌａｙ（栅极走线信号电阻电容延迟），因此势必减少像素电极的充电时间，这种现象随着刷新频率及ｇａｔｅｌｉｎｅＲＣｄｅｌａｙ的增大，更为明显。本发明专利技术仅需在玻璃阵列电路中增加１或２条ｄｕｍｍｙｇａｔｅ（虚拟栅极）走线，即可省去ＯＥ时间，从而保证像素电极足够的充电时间，且不受ａｒｒａｙ制程的影响（ｍｅｔａｌｔｈｉｃｋｎｅｓｓ金属厚度，ＣＤ线宽，ｓｈｅｅｔ－ｒｅｓｉｓｔａｎｃｅ片电阻等）。此外，本发明专利技术在交错型ＧＩＡ电路中的应用将尤为重要。

【技术实现步骤摘要】

本专利技术涉及一种液晶面板技术，尤其是一种像素电极的充电方法，具体地说是一 种增加GIA(gate in array，栅极驱动集成于阵列电路)驱动下像素电极充电时间的方法。
技术介绍
传统薄膜晶体管液晶显示器(TFT-IXD)的驱动架构主要包括栅极(gate)信号和 数据(data)信号，如图1所示。一条栅极线(gate line)上，从初始段(gate in)末尾段(end侧)，各位置栅极信 号电阻电容延迟(gate signal RC delay)的情形，及针对该问题(issue)系统必须设置的 输出使能(0E，0utput enable)信号的时序图，如图2所示，由于输出使能(OE)的存在必然 导致像素电极的充电时间减少。以60Hz，1902*1080解析度为例，充电时间15us，减去OE约 4us，仅剩llus。随着面板的尺寸的增大及频率的升高，牺牲的充电时间越多，而像素电极的 充电状况是面板显示的重要因素。而在传统TFT-IXD系统驱动中，通常会设置OE信号以解决栅极信号电阻电容延迟 (gate RC delay)造成的数据闭锁错误(data latching error)的发生，OE时间一般接近 栅极走线信号电阻电容延迟(gate line RC delay),因此势必减少像素电极的充电时间， 从而造成像素电极充电不足，影响画面显示。并且，对于交错开(Interlaced) GIA架构，由 于栅极脉冲(gate pulse)分别从两端驱动，OE时间的设定也较困难。
技术实现思路
本专利技术的目的是针对现有的驱动方法中存在的像素电极由于受OE的影响而造成 充电时间不足，影响显示效果的问题，专利技术一种增加GIA驱动下像素电极充电时间的方法。本专利技术的技术方案是一种增加GIA驱动下像素电极充电时间的方法，其特征是首先，在阵列(array)电路中至少增加一条虚拟栅极(dummy gate)走线，且在施加栅 极脉冲时首先打开虚拟栅极(dummy gate)走线的栅极脉冲，然后从第一根栅极走线开始依 次打开阵列电路上的所有栅极走线；本专利技术的虚拟栅极是客观存在的但不直接参与显示驱 动的栅极的总称。其次，增加一条侦测电路，该侦测电路用于侦测虚拟栅极从左向右或从右向左的 栅极信号电阻电容延迟(gate RC delay)值；最后，由定时器(Tcon)根据侦测电路的测定值确定数据缓冲输出(data buffer dump) 的时刻，即可达到省去输出使能(OE)时间，使GIA驱动下gate打开时间全部用于像素电极 的充电，提高显示效果。所述的虚拟栅极的数量为两根。所述的侦测电路设置在玻璃阵列电路或资料驱动集成电路(IC)内，侦测虚拟栅极 (dummy gate)从左至右或从右至左各位置的栅极信号电阻电容延迟大小。本专利技术的方法尤其适用于交错型GIA面板的像素电极驱动控制中。简言之，本专利技术是通过在阵列(array)电路中增加两条虚拟栅极(dummy gate) 走线，再设置一简单的侦测电路，侦测一条栅极线(gate line，即本专利技术增设的虚拟栅极 线)从左往右或从右往左时栅极信号电阻电容延迟(gate RC delay)的大小。据此，计时器 (Tcon)即可精确地设定数据缓冲输出(data buffer dump)时刻，而且省去了 OE时间，较之 传统的架构，很大程度地增加了充电时间。本专利技术的有益效果本专利技术由于省去了 OE时间，较之传统的架构，很大程度地增加了充电时间，它解决了 大面板尺寸及高频率驱动条件下像素电极充电不足的难题，使得像素电极充电不再受栅极 信号电阻电容延迟的影响。本专利技术由于省去了 OE时间，因此尤其适应于交错型(Interlaced )GIA架构的面 板使用。本专利技术方法简单，不受阵列制程(包括金属厚度、⑶线宽，片电阻等)的影响。 附图说明图1为传统薄膜晶体管液晶显示器(TFT-IXD)的驱动架构，主要包括栅极(gate) 信号，数据(data)信号，在此不再叙述。图2.传统薄膜晶体管液晶显示器(TFT-IXD)的驱动架构，栅极信号电阻电容延 迟(gate signal RC delay)示意图及输出使能(OE)信号时序图。图3.采用交错型(Interlaced)GIA架构的面板(panel)示意图及栅极(gate)脉 冲波形。图4.是本专利技术驱动架构。图5是本专利技术之数据缓冲输出(data buffer dump)示意图。图6.本专利技术较之传统技术，延长gate打开时间示意图。图7. GIA 技术 gate signal 模拟结果(120Hz)。具体实施例方式下面结合附图和实施例对本专利技术作进一步的说明。如图3-6所示。一种增加GIA驱动下像素电极充电时间的方法，它包括以下步骤首先，在阵列(array)电路中至少增加两条(具体实施时还可为一条、三条、四条或 四条以上)虚拟栅极(dummy gate)走线，且在施加栅极脉冲时首先打开虚拟栅极(dummy gate)走线的栅极脉冲，然后从第一根栅极走线开始依次打开阵列电路上的所有栅极走线； 本专利技术的虚拟栅极是客观存在的但不直接参与显示驱动的栅极的总称。其次，增加一条侦测电路，该侦测电路用于侦测虚拟栅极从左向右或从右向左的 栅极信号电阻电容延迟(gate RC delay)值；侦测电路可设置在玻璃阵列电路或资料驱动 集成电路(IC)内，侦测虚拟栅极(dummy gate)从左至右或从右至左各位置的栅极信号电阻 电容延迟大小；最后，由定时器(Tcon)根据侦测电路的测定值确定数据缓冲输出(data buffer dump)的时刻，即可达到省去输出使能(OE)时间，增大GIA驱动下像素电极的充电时间，提高显示 效果。图3为交错型(Interlaced) GIA架构的面板(panel)示意图及栅极(gate)信号 波形。特别提出，G1/G2/G5/G6 (第一根栅极线/第二根栅极线/第五根栅极线/第六根栅 极线)等gate pulse从左往右输出，而G3/G4/G7/G8 (第三根栅极线/第四根栅极线/第 七根栅极线/第八根栅极线)等gate pulse从右往左输出。图4为本专利技术驱动架构，该架构在驱动显示的第一条栅极线(gate line)之前再 增加两条虚拟栅极线(dummy gate line)，虚拟栅极线从左向右(dummy gate left，左右向 虚拟栅极)走线的栅极脉冲信号(gate pulse)从左往右输出，虚拟栅极线从右向左(dummy gate right，右左向虚拟栅极)走线的栅极脉冲信号(gate pulse)从右往左输出。图5为一条栅极(gate)走线(gate in初始段)与(gate end末尾段)不同的电阻 电容延迟(RC delay)情形，及在这两种情况下数据缓冲输出(data buffer dump)的示意 图。结合图4，首先将dummy gate left(左右向虚拟栅极)给出图4中所示的波形，第二步， 在source IC(资料驱动集成电路)或玻璃基板上阵列电路中设置一侦测电路(该电路为 一常规电路，可采用现有技术加以实现)，侦测dummy gate left从左往后，各处的gate RC delay。第三步，Data buf本文档来自技高网...

【技术保护点】
一种增加ＧＩＡ驱动下像素电极充电时间的方法，其特征是：首先，在阵列（ａｒｒａｙ）电路中至少增加一条虚拟栅极（ｄｕｍｍｙｇａｔｅ）走线，且在施加栅极脉冲时首先打开虚拟栅极（ｄｕｍｍｙｇａｔｅ）走线的栅极脉冲，然后从第一根栅极走线开始依次打开阵列电路上的所有栅极走线；其次，增加一侦测电路，该侦测电路用于侦测虚拟栅极从左向右或从右向左的栅极信号电阻电容延迟（ｇａｔｅＲＣｄｅｌａｙ）值；最后，由定时器（Ｔｃｏｎ）根据侦测电路的测定值确定数据缓冲输出（ｄａｔａｂｕｆｆｅｒｄｕｍｐ）的时刻，即可达到省去输出使能（ＯＥ）时间，使ＧＩＡ驱动下ｇａｔｅ打开时间全部用于像素电极的充电，提高显示效果。

【技术特征摘要】
CN 2010-7-30 201010241128.9一种增加GIA驱动下像素电极充电时间的方法，其特征是首先，在阵列(array)电路中至少增加一条虚拟栅极(dummy gate)走线，且在施加栅极脉冲时首先打开虚拟栅极(dummy gate)走线的栅极脉冲，然后从第一根栅极走线开始依次打开阵列电路上的所有栅极走线；其次，增加一侦测电路，该侦测电路用于侦测虚拟栅极从左向右或从右向左的栅极信号电阻电容延迟(gate RC delay)值；最后，由定时器(Tcon)...

【专利技术属性】
技术研发人员：周刘飞，
申请(专利权)人：南京中电熊猫液晶显示科技有限公司，
类型：发明
国别省市：84