更新微处理器中的分支目标地址快取的方法及其微处理器技术

本发明专利技术提供一种更新微处理器中的分支目标地址快取的方法及其微处理器，其中该微处理器包括分支目标地址快取（ＢＴＡＣ）、执行单元及更新逻辑电路。执行单元执行事先从一指令快取的提取总量中提取的分支指令。更新逻辑电路耦接至ＢＴＡＣ与执行单元，更新逻辑电路判断ＢＴＡＣ是否已经储存位于提取总量中的Ｎ个分支指令的分支预测信息，其中Ｎ至少等于二；若ＢＴＡＣ尚未储存Ｎ个分支指令的分支预测信息，则使用分支指令的分支信息来更新ＢＴＡＣ；若ＢＴＡＣ已经储存Ｎ个分支指令的分支预测信息，则判断分支指令的替换优先权是否高于ＢＴＡＣ中的Ｎ个分支指令的替换优先权；以及若分支指令的替换优先权高于ＢＴＡＣ中的Ｎ个分支指令的替换优先权，则使用分支指令的分支信息来更新ＢＴＡＣ。

【技术实现步骤摘要】

本专利技术是关于微处理器，特别是关于微处理器中的分支目标地址快取(branch target address caches)0
技术介绍
传统的分支目标地址快取(branch target address cache ；BTAC)大约只能将两 个分支指令储存至指令数据的一给定对齐(aligned)的16字节片段中。此设计选择是为 了缩短耗时并减少功率消耗与晶粒尺寸。允许储存三个或四个分支指令要比储存两个分支 指令复杂的多。虽然从指令快取中提取三个或多个分支指令(其初始字节皆在相同的16 字节中)的情况并不多见，但此情况确实会发生并且会对效能产生负面影响。
技术实现思路
本专利技术提供一种微处理器，包括一分支目标地址快取、一执行单元以及一更新逻 辑电路。分支目标地址快取中的各个项目用以储存至多N个分支指令的多个分支预测信 息。执行单元用以执行事先从一指令快取的一提取总量中提取的一分支指令。更新逻辑电 路耦接至分支目标地址快取与执行单元，更新逻辑电路用以判断分支目标地址快取是否已 经储存位于提取总量中的N个分支指令的分支预测信息，其中N至少等于二；若分支目标地 址快取尚未储存位于提取总量中本文档来自技高网...

【技术保护点】
一种微处理器，包括：一分支目标地址快取，其中上述分支目标地址快取中的各个项目用以储存至多Ｎ个分支指令的多个分支预测信息；一执行单元，用以执行事先从一指令快取的一提取总量中提取的一分支指令；以及一更新逻辑电路，耦接至上述分支目标地址快取与上述执行单元，上述更新逻辑电路用以：判断上述分支目标地址快取是否已经储存位于上述提取总量中的上述Ｎ个分支指令的上述分支预测信息，其中Ｎ至少等于二；若上述分支目标地址快取尚未储存位于上述提取总量中的上述Ｎ个分支指令的上述分支预测信息，则使用上述分支指令的分支信息来更新上述分支目标地址快取；若上述分支目标地址快取已经储存位于上述提取总量中的上述Ｎ个分支指令的上述分支...

【技术特征摘要】
US 2009-8-28 61/237,920;US 2009-10-8 12/575,951一种微处理器，包括一分支目标地址快取，其中上述分支目标地址快取中的各个项目用以储存至多N个分支指令的多个分支预测信息；一执行单元，用以执行事先从一指令快取的一提取总量中提取的一分支指令；以及一更新逻辑电路，耦接至上述分支目标地址快取与上述执行单元，上述更新逻辑电路用以判断上述分支目标地址快取是否已经储存位于上述提取总量中的上述N个分支指令的上述分支预测信息，其中N至少等于二；若上述分支目标地址快取尚未储存位于上述提取总量中的上述N个分支指令的上述分支预测信息，则使用上述分支指令的分支信息来更新上述分支目标地址快取；若上述分支目标地址快取已经储存位于上述提取总量中的上述N个分支指令的上述分支预测信息，则判断上述分支指令的替换优先权是否高于上述分支目标地址快取中的上述N个分支指令的替换优先权；以及若上述分支指令的上述替换优先权高于上述分支目标地址快取中的上述N个分支指令的上述替换优先权，则使用上述分支指令的上述分支信息来更新上述分支目标地址快取。2.根据权利要求1所述的微处理器，其中一间接型式的分支指令的替换优先权高于一 呼叫/返回型式的分支指令的替换优先权，并且上述呼叫/返回型式的分支指令的上述替 换优先权高于一条件相对型式的分支指令的替换优先权，并且上述条件相对型式的分支指 令的上述替换优先权高于一非条件相对型式的分支指令的替换优先权。3.根据权利要求1所述的微处理器，其中一非条件相对型式的分支指令的替换优先权 低于其它型式的分支指令的替换优先权。4.根据权利要求1所述的微处理器，还包括一虚拟随机产生器，耦接至上述更新逻辑电路，用以产生一虚拟随机指标； 其中上述更新逻辑电路还用以若上述分支指令的上述替换优先权不高于上述分支目标地址快取中的上述N个分支 指令的上述替换优先权，则判断上述虚拟随机指标是否为一真值；若上述虚拟随机指标为上述真值，则使用上述分支指令的上述分支信息来更新上述分 支目标地址快取；以及若上述虚拟随机指标为一伪值，则不使用上述分支指令的上述分支信息来更新上述分 支目标地址快取，其中上述虚拟随机产生器包括一线性反馈移位寄存器。5.根据权利要求1所述的微处理器，上述更新逻辑电路还用以若上述分支指令的上述替换优先权不高于上述分支目标地址快取中的上述N个分支 指令的上述替换优先权，则判断上述分支指令是否为一非条件相对型式的分支指令；若上述分支指令为上述非条件相对型式的分支指令，则判断一虚拟随机指标是否为一 真值；若上述虚拟随机指标为上述真值，则使用上述分支指令的上述分支信息来更新上述分 支目标地址快取；以及若上述虚拟随机指标为一伪值，则不使用上述分支指令的上述分支信息来更新上述分支目标地址快取。6.根据权利要求5所述的微处理器，上述更新逻辑电路还用以若上述分支指令不是上述非条件相对型式的分支指令，则判断上述分支指令与上述N 个分支指令是否皆为一条件相对型式的分支指令；以及若上述分支指令与上述N个分支指令不是皆为上述条件相对型式的分支指令，则不使 用上述分支指令的上述分支信息来更新上述分支目标地址快取。7.根据权利要求6所述的微处理器，还包括一指令解码器，用以通过解码来预测上述分支指令； 其中上述更新逻辑电路还用以若上述分支指令与上述N个分支指令皆为上述条件相对型式的分支指令，则判断上述 指令解码器是否正确地预测上述分支指令；若上述指令解码器没有正确地预测上述分支指令，或上述虚拟随机指标为上述真值， 则使用上述分支指令的上述分支信息来更新上述分支目标地址快取；以及...

【专利技术属性】
技术研发人员：汤玛斯C麦当劳，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]