【技术实现步骤摘要】
本专利技术涉及半导体器件领域，尤其涉及一种围栅晶体管中源漏区结构的制备方法。
技术介绍
1、自集成电路诞生以来，微电子集成技术一直按照“摩尔定律”不断发展，半导体器件尺寸不断缩小。但是，随着晶体管尺寸缩小到3nm，主流的鳍式场效应晶体管器件结构面临着栅控能力的不足，难以应对日益严重的短沟道效应。
2、目前，围栅晶体管(gaafet，gate all around field effect transistors)，是一种延续现有半导体技术路线的新兴技术，可进一步增强栅极控制能力，克服当前技术的物理缩放比例和性能限制。
3、但是，一方面，围栅晶体管底部存在寄生的鳍式沟道，导致电流泄漏和性能退化。另一方面，当源漏刻蚀深度不精确、存在过刻蚀情况时，围栅晶体管的性能退化会更加显著。
4、为了解决上述问题，目前gaafet抑制衬底泄漏的方法是：采用底部介质隔离技术(bdi，bottom dielectric isolation)，在源漏外延之前，通过预先填埋绝缘隔离介质，来阻断寄生沟道，从而实现抑制寄生泄漏电流
【技术保护点】
1.一种围栅晶体管中源漏区结构的制备方法，其特征在于，包括：
2.根据权利要求1所述的围栅晶体管中源漏区结构的制备方法，其特征在于，所述第一阻断层和/或所述第二阻断层的厚度为5nm-50nm。
3.根据权利要求1所述的围栅晶体管中源漏区结构的制备方法，其特征在于，所述第一杂质离子是P型离子；所述第二杂质离子是N型离子。
4.根据权利要求1所述的围栅晶体管中源漏区结构的制备方法，其特征在于，所述第一阻断层与所述第二阻断层中掺杂的离子浓度分别为：1E18cm-3～1E22cm-3与1E15cm-3～1E20cm-3。
5.根...
【技术特征摘要】
1.一种围栅晶体管中源漏区结构的制备方法，其特征在于，包括：
2.根据权利要求1所述的围栅晶体管中源漏区结构的制备方法，其特征在于，所述第一阻断层和/或所述第二阻断层的厚度为5nm-50nm。
3.根据权利要求1所述的围栅晶体管中源漏区结构的制备方法，其特征在于，所述第一杂质离子是p型离子；所述第二杂质离子是n型离子。
4.根据权利要求1所述的围栅晶体管中源漏区结构的制备方法，其特征在于，所述第一阻断层与所述第二阻断层中掺杂的离子浓度分别为：1e18cm-3～1e22cm-3与1e15cm-3～1e20cm-3。
5.根据权利要求1所述的围栅晶体管中源漏区结构的制备方法，其特征在于，所述第一阻断层的材料与所述第二阻断层的材料是：ii-vi、iii-v或iv-iv族的二元或三元化合物。
6.根据权利要求5所述的围栅晶体管中源漏区结构的制备方法，其特征在于，所述第一阻断层的材料与所述第二阻断层的材料是si、sige或ge。
7.根据...
【专利技术属性】
技术研发人员：吴春蕾，沈伯佥，许煜民，赵斐，张卫，
申请(专利权)人：复旦大学，
类型：发明
国别省市：
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