用于分段静态随机存取存储器（SRAM）阵列输入/输出的内置自测试电路制造技术

本公开涉及用于分段静态随机存取存储器(SRAM)阵列输入/输出的内置自测试电路。存储器的存储器阵列包括具有以行‑列矩阵布置的存储器单元的子阵列，其中每行包括字线并且每个子阵列的列包括局部位线。行解码器电路支持存储器电路操作的两种模式：第一模式，其中在存储器读取期间仅致动存储器阵列中的一条字线；以及第二模式，其中在存储器读取期间同时致动每个子阵列的一条字线。用于每列的输入/输出电路包括到子阵列的局部位线的输入端、耦合到位线输入端的列数据输出端以及耦合到每个位线输入端的子阵列数据输出端。支持输入/输出电路的BIST和ATPG测试。对于BIST测试选择性地控制位线输入端与列数据输出端之间的多条数据路径以提供完整电路测试。

【技术实现步骤摘要】

本文的实施例涉及内置自测试(bist)电路系统，并且具体地涉及用于测试分段静态随机存取存储器(sram)阵列的输入/输出(i/o)电路的bist电路系统。

技术介绍

1、如图1中所示的常规存储器电路10可以包括由以具有n行和m列的矩阵格式布置的多个sram存储器单元14形成的静态随机存取存储器(sram)阵列12。每个sram存储器单元是众所周知的8t型(参见图2)并且包括字线wl、一对互补(写)位线blt和blc、读字线rwl以及读位线rbl。矩阵的共用行中的sram存储器单元通过共用字线wl并通过共用读字线rwl彼此连接。每条字线(wl和/或rwl)在读和写操作期间由字线驱动器电路16利用由行解码器电路18生成的字线信号来驱动。跨整个阵列12的矩阵的共用列中的sram存储器单元通过共用的一对互补位线blt和blc以及通过共用的读位线rbl彼此连接。位线(blt、blc和rbl)中的每一条耦合到列输入/输出(i/o)电路20。列i/o电路20的数据输入端口(d)响应于字线信号的断言而接收要通过位线blt、blc写入到列中的sram存储器单元14的输入数据本文档来自技高网...

【技术保护点】

1.一种存储器电路，包括：

2.如权利要求1所述的电路，其中每个存储器单元包括静态随机存取存储器(SRAM)单元。

3.如权利要求1所述的电路，其中用于每列的输入/输出电路还包括逻辑门，该逻辑门具有：耦合到局部位线的第一输入端，被耦合成接收自动测试图案生成(ATPG)测试图案数据的第二输入端，以及耦合到列数据输出端并耦合到子阵列数据输出端的输出端。

4.如权利要求3所述的电路，其中所述逻辑门是逻辑NAND门。

5.如权利要求3所述的电路，其中逻辑门的输出端通过锁存电路和缓冲电路耦合到子阵列数据输出端。

6.如权利要求3所述的电路...

【技术特征摘要】

1.一种存储器电路，包括：

2.如权利要求1所述的电路，其中每个存储器单元包括静态随机存取存储器(sram)单元。

3.如权利要求1所述的电路，其中用于每列的输入/输出电路还包括逻辑门，该逻辑门具有：耦合到局部位线的第一输入端，被耦合成接收自动测试图案生成(atpg)测试图案数据的第二输入端，以及耦合到列数据输出端并耦合到子阵列数据输出端的输出端。

4.如权利要求3所述的电路，其中所述逻辑门是逻辑nand门。

5.如权利要求3所述的电路，其中逻辑门的输出端通过锁存电路和缓冲电路耦合到子阵列数据输出端。

6.如权利要求3所述的电路，还包括atpg电路，在测试操作中，该atpg电路被配置为生成测试图案数据并且还被配置为从列数据输出端接收输出测试数据。

7.如权利要求3所述的电路，还包括atpg电路，在测试操作中，该atpg电路被配置为生成测试图案数据并且还被配置为从所述多个子阵列数据输出端接收输出测试数据。

8.如权利要求1所述的电路，其中用于每列的输入/输出电路还包括：

9.如权利要求8所述的电路，其中响应于由行解码器电路响应于第一模式下的字线或第二模式下的字线致动而生成的控制信号来进行由第一多路复用电路和第二多路复用电路中的每一个进行的选择。

10.如权利要求8所述的电路，其中响应于由内置自测试(bist)控制电路生成的控制信号来进行由第三多路复用电路进行的选择。

11.如权利要求8所述的电路，其中响应于根据电路应用的关键性生成的控制信号来进行由第三多路复用电路进行的选择。

12.如权利要求8所述的电路，还包括内置自测试(bist)电路，在测试操作中，该bist电路被配置为将测试数据施加到存储器阵列的存储器单元并且还被配置为从列数据输出端接收输出测试数据。

13.如权利要求12所述的电路，其中输出测试数据在第一bist操作中通过第一多路复用电路和第三多路复用电路传递到列数据输出端，并且在第二bist操作中通过第二多路复用电路和第三多路复用电路传递到列数据输出端。

14.如权利要求8所述的电路，其中用于每列的输入/输出电路还包括逻辑门，该逻辑门具有：耦合到局部位线的第一输入端，被耦合成接收自动测试图案生成(atpg)测试图案数据的第二输入端，以及通过第二多路复用电路耦合到列数据输出端并且还通过第一锁存电路和第一缓冲电路耦合到子阵列数据输出端的输出端。

15.如权利要求1所述的电路，其中用于每列的输入/输出电路还包括：

16.如权利要求15所述的电路，其中响应于由行解码器电路响应于第一模式下的字线或第二模式下的字线致动而生成的控制信号来进行由第一多路复用电路和第二多路复用电路中的每一个进行的选择。

17.如权利要求15所述的电路，其中响应于由内置自测试(bist)控制电路生成的控制信号来进行由第三多路复用电路进行的选择。

18.如权利要求15所述的电路，其中响应于根据电路应用的关键性而生成的控制信号来进行由第三多路复用电路进行的选择。

19.如权利要求15所述的电路，还包括内置自测试(bist)电路，在测试操作中，该bist电路被配置为将测试数据施加到存储器阵列的存储器单元并且还被配置为从列测试数据输出端接收输出测试数据。

20.如权利要求19所述的电路，其中输出测试数据在第一bist操作中通过第一多路复用电路和第三多路复用电路传递到列测试数据输出端，并且在第二bist操作中通过第二多路复用电路和第三多路复用电路传递到列测试数据输出端。

21.如权利要求15所述的电路，其中用于每列的输入/输出电路还包括逻辑门，该逻辑门具有：耦合到局部位线的第一输入端，被耦合成接收自动测试图案生成(atpg)测试图案数据的第...

【专利技术属性】
技术研发人员：H·乔拉，T·库玛，B·辛格，H·拉瓦特，K·J·多里，M·阿约提亚瓦西，N·乔拉，P·库玛，
申请(专利权)人：意法半导体国际公司，
类型：发明
国别省市：