【技术实现步骤摘要】
本专利技术涉及电子设计，特别是涉及一种用于芯片的训练验证系统。
技术介绍
1、在现有的内存拓扑结构下，由于不同内存单元在硬件上对应的布局布线情况不同，会导致不同内存单元对应的时钟信号与数据的偏差不一致，因此需要通过物理层(phy)发送端的延迟线对输出信号延时进行调节，从而使物理层输出信号能够符合固态技术协会标准(jedec standard)的时序要求，相应地，也需要调整物理层接收端的延迟线，使得物理层能够顺利采样到内存单元的输出信号，而调整延迟线的过程即为物理层的训练过程(phytraining)。
2、在芯片前端验证场景中，需要对物理层的训练功能验证，通常的验证方法为，在基于uvm搭建的验证环境中，对内存单元接口插入延时以模拟布局布线所引入的延时，再对物理层进行训练，验证物理层在训练之后能够稳定工作。
3、但是，如果在前仿真中对物理层进行训练再进行验证，通常会消耗大量的仿真时间，并且随着验证门级规模的增加，训练所消耗的时间也会急剧增加，针对该问题，现有技术通常在验证环境中设置开关，用以控制是否在前仿真中跳过训...
【技术保护点】
1.一种用于芯片的训练验证系统，其特征在于，所述系统包括：接口单元、内存单元、延迟单元、验证平台、处理器和存储有计算机程序的存储器，其中，所述接口单元通过总线与所述内存单元连接，所述延迟单元部署于所述总线上，所述验证平台与所述接口单元连接，所述验证平台包括训练模型、寄存器模型和数据库，所述数据库中包括所述内存单元对应的参考延时范围[a，b]，所述接口单元包括物理层，所述物理层包括寄存器，当所述计算机程序被处理器执行时，实现以下步骤：
2.根据权利要求1所述的用于芯片的训练验证系统，其特征在于，所述接口单元还包括内存控制器。
3.根据权利要求1所...
【技术特征摘要】
1.一种用于芯片的训练验证系统，其特征在于，所述系统包括：接口单元、内存单元、延迟单元、验证平台、处理器和存储有计算机程序的存储器，其中，所述接口单元通过总线与所述内存单元连接，所述延迟单元部署于所述总线上，所述验证平台与所述接口单元连接，所述验证平台包括训练模型、寄存器模型和数据库，所述数据库中包括所述内存单元对应的参考延时范围[a，b]，所述接口单元包括物理层，所述物理层包括寄存器，当所述计算机程序被处理器执行时，实现以下步骤：
2.根据权利要求1所述的用于芯片的训练验证系统，其特征在于，所述接口单元还包括内存控制器。
3.根据权利要求1所述的用于芯片的训练验证系统，其特征在于，所述训...
【专利技术属性】
技术研发人员：张俊逍，
申请(专利权)人：沐曦集成电路上海有限公司，
类型：发明
国别省市：
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