【技术实现步骤摘要】
本专利技术属于fpga视频领域，涉及一种基于fpga的高效ddr访问自动控制方法及系统。
技术介绍
1、ddr作为fpga常用的存储器件，fpga访问ddr有一个的关键时间参数rl(readlatency)，rl＝al(additive latency)+cl(cas latency)列地址选通潜伏期，由于rl的存在，导致在读取命令发送后，需要等待rl时钟后才能读出指定数量的数据。在多接口和大面积同时读写访问时，按照普通的读写方式出现效率底下，吞吐量太低，导致视频图像处理功能实现受限。
2、为了实现fpga高效访问，通常是通过提高主时钟和增加读写突发长度，或者建立虚拟fifo将数据合并后读写，以及建立统一分配读写控制进行合并读写来实现，这些方法能够提高访问性能，但是视频图像处理中，多模块同时连续大面积并行访问不同地址空间来说，带宽上会遇到瓶颈，由于rl的存在，同时读写会导致fpga中并行访问ddr吞吐受限。
技术实现思路
1、有鉴于此，本专利技术的目的在于提供一种高效的访问机制，提高fpga访问ddr的带宽，提高ddr吞吐量，实现更多的图像处理模块同时并行访问ddr。
2、为达到上述目的，本专利技术提供如下技术方案：
3、一方面，本专利技术提供一种基于fpga的高效ddr访问自动控制方法，包括以下步骤：
4、s1：图像输入模块将传感器采集的视频图像数据输入到图像处理模块中进行图像处理；
5、s2：图像处理模块根据图像处理的
6、s3：ddr控制模块接收所有图像处理模块的并行读写访问请求，对访问读写请求进行资源分配，对当前读写缓存空间进行预测；
7、s4：ddr驱动模块接收读写请求，转换为ddr硬件访问的指令和相关操作时序；
8、s5：图像输出模块将经过图像处理后的一系列视频图像进行输出。
9、进一步，步骤s1具体包括：使用fpga将传感器采集的串行数据转换为并行图像数据，得到图像帧序列数据。
10、进一步，步骤s2中，所述图像处理模块有多个，且并行实现图像的缓存或者参数的实时读取。
11、进一步，步骤s3中所述ddr控制模块接收所有图像处理模块的并行读写访问请求，对访问读写请求进行资源分配，具体包括以下步骤：
12、s311：ddr控制模块接收来自图像处理模块的并行写请求req_w_cmd、写长度req_w_len和写入开始地址req_w_addr；
13、s312：ddr控制模块通过缓存模块中ddr写缓存接收来自图像处理模块的连续写入的数据req_w_data；
14、s313：ddr控制模块对ddr写缓存和写请求进行判断，当同时满足写请求和写缓存达到阈值时，获取当前写入地址w_addr，并获取该请求下阈值对应的写突发长度burst_w_len，发起数据写入，根据当前ddr写突发长度burst_w_len，获取写缓存中对应长度的数据w_data传递到ddr驱动模块，将数据写入ddr硬件的w_addr地址中；
15、s314：ddr控制模块接收来自图像处理模块的并行读请求req_r_cmd、读长度req_r_len和读取起始地址req_r_addr；
16、s315：ddr控制模块对ddr读请求和所对应的读缓存进行判断，当同时满足读请求和读缓存达到阈值时，获取当前读取地址r_addr，并获取对应阈值对应的读突发长度burst_r_len，发起数据读取，根据当前ddr读突发长度burst_r_len，将连续读取指令传递到ddr驱动模块，读取ddr硬件中地址r_addr的数据；
17、s316：ddr控制模块通过缓存模块中ddr读缓存接收来自ddr驱动读取的连续数据r_data，最终提供连续数据给图像处理模块。
18、进一步，步骤s3中所述ddr控制器对当前读写缓存空间进行预测，具体包括以下步骤：
19、s321：ddr控制模块接收ddr读写缓存的余量参数；
20、s322：ddr控制模块判断读缓存余量达到高门限r_hth时，触发当前读缓存对应的读请求，并设置当前读突发长度burst_r_len(1)；
21、s323：ddr控制模块判断写缓存余量达到高门限w_hth时，触发当前读缓存对应的写请求，并设置当前写突发长度burst_w_len(1)；
22、s324：ddr控制模块判断读缓存余量达到中门限r_mth时，触发当前读缓存对应的读请求，并设置当前读突发长度burst_r_len(2)；
23、s325：ddr控制模块判断写缓存余量达到中门限w_mth时，触发当前读缓存对应的写请求，并设置当前写突发长度burst_w_len(2)；
24、s326：ddr控制模块判断读缓存余量达到低门限r_lth时，触发当前读缓存对应的读请求，并设置当前读突发长度burst_r_len(3)；
25、s327：ddr控制模块判断写缓存余量达到低门限w_lth时，触发当前读缓存对应的写请求，并设置当前写突发长度burst_w_len(3)；
26、在门限中，r_hth<r_mth<r_lth，w_hth>w_mth>w_lth，burst_r_len(1)>＝burst_r_len(2)>＝burst_r_len(3)，burst_w_len(1)>＝burst_w_len(2)>＝burst_w_len(3)。
27、另一方面，本专利技术提供一种基于fpga的高效ddr访问自动控制系统，包括传感器、fpga处理板和pc端，所述传感器用于将外界光像转为电信号进行串行输出；所述fpga处理板用于接收传感器采集的视频图像数据，经过处理后输出至pc端进行显示；
28、所述fpga处理板上包括：
29、图像采集模块：用于将串行数据解码为并行图像数据，为后续处理提供数据源；
30、图像处理模块：用于将所述的并行图像数据按照需求进行图像处理；
31、ddr控制模块：用于实现多路并行读写访问ddr所有控制逻辑和驱动，实现图像算法对大规模图像处理的存储需求；
32、图像输出模块：用于将所述的处理后的图像数据按照各种格式进行输出。
33、本专利技术的有益效果在于：本专利技术提出了一种基于fpga的高效ddr访问自动控制技术，通过一种高效的ddr访问控制和预测机制提高fpga访问ddr的带宽，提高ddr吞吐量，实现更多的图像处理模块同时并行访问ddr。
34、本专利技术的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本专利技术的实践中得到教导。本专利技术的目标和其他优点可以通过下面的说明书来实本文档来自技高网...
【技术保护点】
1.一种基于FPGA的高效DDR访问自动控制方法，其特征在于：包括以下步骤：
2.根据权利要求1所述的基于FPGA的高效DDR访问自动控制方法，其特征在于：步骤S1具体包括：使用FPGA将传感器采集的串行数据转换为并行图像数据，得到图像帧序列数据。
3.根据权利要求1所述的基于FPGA的高效DDR访问自动控制方法，其特征在于：步骤S2中，所述图像处理模块有多个，且并行实现图像的缓存或者参数的实时读取。
4.根据权利要求1所述的基于FPGA的高效DDR访问自动控制方法，其特征在于：步骤S3中所述DDR控制模块接收所有图像处理模块的并行读写访问请求，对访问读写请求进行资源分配，具体包括以下步骤：
5.根据权利要求1所述的基于FPGA的高效DDR访问自动控制方法，其特征在于：步骤S3中所述DDR控制器对当前读写缓存空间进行预测，具体包括以下步骤：
6.一种基于FPGA的高效DDR访问自动控制系统，其特征在于：适用于如权利要求1-5任一所述的基于FPGA的高效DDR访问自动控制方法，该系统包括传感器、FPGA处理板和PC端，所述
...【技术特征摘要】
1.一种基于fpga的高效ddr访问自动控制方法，其特征在于：包括以下步骤：
2.根据权利要求1所述的基于fpga的高效ddr访问自动控制方法，其特征在于：步骤s1具体包括：使用fpga将传感器采集的串行数据转换为并行图像数据，得到图像帧序列数据。
3.根据权利要求1所述的基于fpga的高效ddr访问自动控制方法，其特征在于：步骤s2中，所述图像处理模块有多个，且并行实现图像的缓存或者参数的实时读取。
4.根据权利要求1所述的基于fpga的高效ddr访问自动控制方法，其特征在于：步骤s3中所述ddr控制模块接收所有图像处...
【专利技术属性】
技术研发人员：杨渊，
申请(专利权)人：中国电子科技集团公司第四十四研究所，
类型：发明
国别省市：
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