异构存储系统及其使用的高速缓存优化方法技术方案

本发明专利技术公开了一种异构存储系统及其使用的高速缓存优化方法，其系统包括一ＰＣＩ接口，所述ＰＣＩ接口可与外部访问源相互通讯，还包括括至少一组Ｆｌａｓｈ阵列、至少一个静态ＳＲＡＭ缓冲块、至少一组交叉矩阵以及用来进行交叉矩阵连接的总线和对应的控制逻辑，所述Ｆｌａｓｈ阵列、ＳＲＡＭ缓冲块的数据地址线和所述外部访问源都直接与所述交叉矩阵相连。本发明专利技术的系统及其高速缓存优化方法在大容量的前提下极大的扩展了访问速度和系统吞吐量，同时降低了系统的反应时间。

【技术实现步骤摘要】

本专利技术涉及一种存储系统，具体涉及一种异构存储系统及其使用的高速缓存优化 方法。
技术介绍
目前最常用于SSM的半导体存储介质是DRAM (Dynamic Random Access Memory)和 NAND Flash。其中，DRAM的存储密度相对较低，且具有易失性，需有定期刷新机制以维持数 据信息，因此以DRAM为介质的固态存储器的容量极为有限，在新型存储设备中应用较少。 而NAND Flash是基于与非门的闪存芯片，存储密度较高，同时其数据在断电后依然能够保 持，应用非常广泛。但它的控制逻辑比较复杂，直接访问速度较低，如何根据NAND Flash的 特征实现存储阵列的高速访问是目前学术界和工业界亟待解决的问题。从容量和读写速度的角度看，现有的SSM解决方案主要包括例如SAMSUNG、 Toshiba,SANDISK等厂商推出的基于NAND Flash的256GB的大容量固态存储器，其读写速 度最高可达200-220MB/S，但其对于大规模的存储密集型应用来说还是不够的。目前针对 SSM的研究主要集中在通过并行技术即通过增加总线宽度的方法来提高存取速度。但是目 前的技术大都受到总线宽度的限制，无法满足更大规模数据的同时写入、直接读取的要求。缓存技术是提高SSM吞吐率的另外一个研究热点。网络处理器及其应用的研究以 及多媒体存储系统，经常采用高速缓存Cache作为高速访问的媒介。同时在海量数据存取 中缓存技术也是经常采用的优化策略。目前的这些缓存技术的主要缺点是需要对缓存进行 信息读取来构建索引，从而会引入额外的读事务而增大系统的开销。另外一些系统虽然利 用FPGA(Field Programming Gate Array)或者Flash自带的部分缓存来加速读写，但对整 个系统来说缓存资源太少，无法进行整体调度，会导致缓冲的频繁失效而增大系统的响应 时间。总的来说，目前的固态存储器优化技术可扩展性较差，无法适用于可变应用的大 容量存储系统中。因此我们提出了基于交叉循环缓冲的缓存机制，该机制在缓存的基础上 支持并行读写，有很强的扩展性。
技术实现思路
为了克服
技术介绍
中存在的不足，本专利技术的一个目的在于提供一种异构存储系 统，本专利技术的另一个目的在于提供所述异构存储系统使用的高速缓存优化方法，本专利技术可 通过在读写时对数据进行高速缓冲和并行读写来提高访问的吞吐率。为解决上述技术方案，实现上述技术目的，本专利技术通过以下技术方案来实现一种异构存储系统其包括一 PCI接口，所述PCI接口可与外部访问源相互通讯，其 还包括至少一组Flash阵列、至少一个静态SRAM缓冲块、至少一组交叉矩阵以及用来进行 交叉矩阵连接的总线和对应的控制逻辑，所述Flash阵列、SRAM缓冲块的数据地址线和所 述外部访问源都直接与所述交叉矩阵相连以实现不同的工作方式。进一步的，为了提高所述异构存储系统对所述Flash阵列中的Flash芯片的访问 速率并使得所述外部访问源对所述静态SRAM缓冲块的访问以及所述静态SRAM缓冲块与所 述Flash芯片的数据交换两者之间实现并行，所述Flash阵列的逻辑被分为奇偶两个个体， 所述奇个体和偶个体各有独立的数据和地址总线，可以直接进行读写操作，所述异构存储 系统采用双总线架构，即对外提供两条总线来提高读写Flash芯片的并行度。进一步的，所述SRAM缓冲块的SRAM芯片与所述Flash阵列中Flash芯片的页大 小相同作为读写操作的统一缓冲。进一步的，所有外部接口与所述Flash阵列通信都通过所述SRAM缓冲块作为中间 媒介。进一步的，系统对多组SRAM缓冲块进行循环使用。进一步的，所述交叉矩阵负责进行连接方式的配置。外部访问源、Flash阵列和 SRAM缓冲块的数据地址线都直接与交叉矩阵相连以实现不同的工作方式。本专利技术的异构存储系统使用的高速缓存优化方法，其包括下步骤(1)在数据读取时，所述异构存储系统首先接收外部的读信号，然后判断在当前 SRAM缓冲块中是否存在数据命中；若命中，则直接配置所述交叉矩阵使所述SRAM缓冲块与 所述外部访问源相连，读取数据，同时查看预取标志位，若需要预取，则同时配置所述交叉 矩阵，将所述Flash芯片中的下一组数据预取到下一组SRAM缓冲块中；若不命中，则需要配 置所述交叉矩阵，先将数据从所述Flash芯片中读取到所述SRAM缓冲块中，然后再配置所 述交叉矩阵从所述SRAM缓冲块中读取。(2)在数据写入时，所述异构存储系统首先接收外部的写请求，然后通过所述 SRAM缓冲块的调度模块获得当前要写入的缓冲组编号，之后配置所述交叉矩阵使所述 SRAM缓冲块与所述外部访问源相连；在所述外部访问源将数据写满第一组SRAM缓冲块之 后，所述缓冲调度模块获得下一组缓冲编号，并重新配置所述交叉矩阵使所述外部访问源 将数据写入，与此同时，已写满的SRAM缓冲块通过所述交叉矩阵配置与所述Flash阵列相 连，同时进行从SRAM缓冲块到所述Flash芯片的数据传输。与现有技术相比，本专利技术具有以下显著的优点1、本专利技术采用双总线架构，把存储阵列从逻辑上分为奇偶两个体，奇偶两个个体 可同时并行工作。每个个体中又采取位扩展的策略，使用同一个控制器对他们进行命令控 制，但是传输从PCI端来的不同字节的数据。这样，我们即能达到多片并行，又能减少控制 器逻辑。2、本专利技术采用高速静态SRAM作为数据缓存。由于SRAM的读写速度比Flash要快 的多，因此在本专利技术读写之前对数据进行缓冲，并掩盖了 Flash的内部编程时间，可以大大 提高系统的吞吐率。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段， 并可依照说明书的内容予以实施，以下以本专利技术的较佳实施例并配合附图详细说明如后。 本专利技术的具体实施方式由以下实施例及其附图详细给出。附图说明图1是本专利技术的异构存储系统一实施例的基于交叉矩阵的缓存架构示意图。图2是本专利技术的异构存储系统一实施例的缓存机制的主要读写流程示意图，其 中，a为数据写入流程示意图；b为数据读出流程示意图。图3是本专利技术的异构存储系统一实施例的读写缓冲调度方法示意图，其中，a为数 据写时的缓冲调度方法示意图；b为数据读时的缓冲调度方法示意图。具体实施例方式下面结合附图对本专利技术的具体实施作进一步描述如图1所示，显示了基于交叉矩阵4的缓存机制的组织架构，包含了多个Flash阵 列2、多组SRAM缓冲块5、多个交叉矩阵4、以及用来进行交叉矩阵连接的总线3和对应的控 制逻辑，一外部访问源通过一 PCI接口 1在读写Flash阵列2时传输的数据都需要在SRAM 缓冲块5中进行缓冲以达到加速的目的，中间的交叉矩阵4在不同的读写阶段可以通过配 置实现不同的功能。具体的模块如下l)Flash 阵列Flash阵列2是构成本专利技术中存储子系统的重要组成部分。为了提高系统对Flash 芯片的访问速率并使得外部访问源对缓存的访问以及缓存与Flash芯片的数据交换两者 之间实现并行，Flash阵列2的逻辑被分为奇偶两个个体，两组个体各有独立的数据和地 址总线，可以直接进行读写操作，系统采用双总线架构，即对外提供两条总线来提高读写 Flash芯片的并行度。通常Flash芯片的地址总线宽度为8位本文档来自技高网...

【技术保护点】
一种异构存储系统，其包括一ＰＣＩ接口，所述ＰＣＩ接口可与外部访问源相互通讯，其特征在于：还包括至少一组Ｆ１ａｓｈ阵列、至少一个静态ＳＲＡＭ缓冲块、至少一组交叉矩阵以及用来进行交叉矩阵连接的总线和对应的控制逻辑，所述Ｆｌａｓｈ阵列、ＳＲＡＭ缓冲块的数据地址线和所述外部访问源都直接与所述交叉矩阵相连。

【技术特征摘要】

【专利技术属性】
技术研发人员：周学海，李曦，王超，张惠臻，纪金松，陈香兰，
申请(专利权)人：中国科学技术大学苏州研究院，
类型：发明
国别省市：32[中国|江苏]