【技术实现步骤摘要】
本专利技术属于半导体集成电路领域，具体地，涉及一种基于带隙基准的欠压保护电路。
技术介绍
1、随着集成电路技术的发展，电路系统对电源管理芯片的开关频率、传输延迟、稳定性、功耗等要求越来越高，以确保芯片在任何情况下都能工作。通常，当电源管理系统启动时，电源通过输入等效电容器和电阻器对芯片充电。芯片电压逐渐上升到其启动电平。然而，如果系统的负载电流过大，则系统可能在刚打开之后再次关闭。因此，芯片设计人员经常使用欠压保护电路来确保系统正常启动和稳定工作。此外，欠压保护电路具有瞬时监控电源电压的功能，以避免其波动危及整个电路和系统。
2、传统的欠压保护电路由电源电压采样电路、基准电路、电压比较器电路和滤波电路组成，采样电路一般采用电阻分压的方式采样供电电源vcc的比例电压值，基准电路一般采用带隙基准结构，产生比较器的基准电压，并可作为其它电路的参考，滤波电路一般采用电阻和电容构成的滤波器，比较器输出也作为反馈信号控制，使得负向阈值低于正向阈值，避免欠压保护的输出信号出现振荡。
3、传统欠压保护电路采用电压比较器对电源电压进行判断，增加了电路复杂程度，需消耗较多的功耗。因此，芯片研究人员提出了一种结构简单的基于带隙基准的欠压保护电路，与传统欠压保护电路相比，该结构不需要额外的电压比较器即可实现欠压保护功能，可降低功耗和面积开销，但该结构只能用于欠压保护，无法产生基准电压，无法满足大多数既需要欠压保护又需要基准电压的电路系统的需求。
技术实现思路
1、针对现有技术中存在
2、为实现上述技术目的，本专利技术采用如下技术方案：一种基于带隙基准的欠压保护电路，包括：电源电压vcc、电压采样电路、带隙基准电路、上拉电路、第一npn型晶体管q1、第一mos开关管m1、第四电阻r4、第一电容c1、施密特触发器d1和反相器b1，所述电源电压vcc的输出端与电压采样电路的输入端连接，所述电压采样电路还分别与带隙基准电路的ib输出端、第一npn型晶体管q1、第一mos开关管m1连接，所述带隙基准电路的ic1输出端分别与第一npn型晶体管q1、施密特触发器d1的输入端、第一电容c1的一端连接，所述第一npn型晶体管q1还与第四电阻r4的一端连接，所述第四电阻r4的另一端、第一电容c1的另一端、电压采样电路、第一mos开关管m1一端均接地；所述带隙基准电路的ic2输出端与上拉电路连接，所述上拉电路还与施密特触发器d1的输入端连接；所述第一mos开关管m1、施密特触发器d1的输出端均与反相器b1的输入端连接，所述反相器b1的输出端作为欠压保护电路的输出信号。
3、进一步地，所述电压采样电路包括：第一电阻r1、第二电阻r2和第三电阻r3，所述第一电阻r1的一端与电源电压vcc连接，所述第一电阻r1的另一端分别与第二电阻r2的一端、带隙基准电路的ib输出端、第一npn型晶体管q1的基极连接，所述第二电阻r2的另一端分别与第三电阻r3的一端、第一mos开关管m1的漏极连接，所述第三电阻r3的另一端接地。
4、进一步地，所述第一mos开关管m1的源极接地，所述第一mos开关管m1的栅极分别与施密特触发器d1的输出端、反相器b1的输入端连接。
5、进一步地，所述第一npn型晶体管q1的发射极与第四电阻r4的一端连接，所述第四电阻r4的另一端接地；所述第一npn型晶体管q1的集电极分别与带隙基准电路的ic1输出端、第一电容c1的一端、施密特触发器d1的输入端、上拉电路连接。
6、进一步地，所述带隙基准电路包括：直流电源vaa、第二npn型晶体管q2、第三npn型晶体管q3、第四npn型晶体管q4、第六电阻r6、第七电阻r7、第三mos晶体管m3、第四mos晶体管m4、第五mos晶体管m5、第六mos晶体管m6、第七mos晶体管m7、第八mos晶体管m8、第九mos晶体管m9、第十mos晶体管m10和第十一mos晶体管m11，所述第三mos晶体管m3的源极、第四mos晶体管m4的源极、第五mos晶体管m5的源极、第六mos晶体管m6的源极、第七mos晶体管m7的源极、第八mos晶体管m8的源极、第九mos晶体管m9的源极、第十mos晶体管m10的源极、第十一mos晶体管m11的源极均与直流电源vaa连接，所述第三mos晶体管m3的漏极分别与第三mos晶体管m3的栅极、第四mos晶体管m4的栅极、第二npn型晶体管q2的集电极连接，所述npn型晶体管q2的发射极与第六电阻r6的一端连接，所述第六电阻r6的另一端分别与第三npn型晶体管q3的发射极、第七电阻r7的一端连接，所述第七电阻r7的另一端、第四npn型晶体管q4的发射极均接地；所述第三npn型晶体管q3的集电极与第四mos晶体管m4的漏极连接，所述第三mos晶体管m3的栅极、第四mos晶体管m4的栅极、第五mos晶体管m5的栅极、第六mos晶体管m6的栅极、第七mos晶体管m7的栅极连接，所述第五mos晶体管m5的漏极作为ic1输出端，所述第六mos晶体管m6的漏极作为ic2输出端，所述第七mos晶体管m7的漏极分别与第四npn型晶体管q4的集电极、第八mos晶体管m8的栅极连接，所述第四npn型晶体管q4的基极与第八mos晶体管m8的源极连接，所述第八mos晶体管m8的漏极分别与第九mos晶体管m9的漏极、第九mos晶体管m9的栅极、第十mos晶体管m10的栅极连接，所述第九mos晶体管m9的栅极、第十mos晶体管m10的栅极、第十一mos晶体管m11的栅极连接，所述第十一mos晶体管m11的漏极作为ib输出端，所述第十mos晶体管m10的漏极、第二npn型晶体管q2的基极、第三npn型晶体管q3的基极均与基准电压vref连接。
7、进一步地，所述第四电阻r4的电阻值与带隙基准电路中第七电阻r7的电阻值相等。
8、进一步地，所述上拉电路包括：第五电阻r5、第二电容c2、第二mos开关管m2，所述第五电阻r5的一端分别与第二电容c2的一端、第二mos开关管m2的栅极连接，所述第二电容c2的另一端、第五电阻r5的另一端均接地，所述第二mos开关管m2的源极与直流电源vaa连接。
9、进一步地，所述第五电阻r5的一端还与带隙基准电路的ic2输出端连接。
10、进一步地，所述第二mos开关管m2的漏极分别与施密特触发器d1的输入端、第一电容c1的一端、第一npn型晶体管q1的集电极、带隙基准电路的ic1输出端连接。
11、与现有技术相比，本专利技术具有如下有益效果：本专利技术基于带隙基准的欠压保护电路仅需采用一个npn型晶体管作为电压比较器电路，大大简化了电路结构，降低了功耗，同时，带隙基准电路仅为第一npn型晶体管提供镜像基极电流和镜像集电极电流，为上拉电路提供上拉电流本文档来自技高网...
【技术保护点】
1.一种基于带隙基准的欠压保护电路，其特征在于，包括：电源电压VCC、电压采样电路、带隙基准电路、上拉电路、第一NPN型晶体管Q1、第一MOS开关管M1、第四电阻R4、第一电容C1、施密特触发器D1和反相器B1，所述电源电压VCC的输出端与电压采样电路的输入端连接，所述电压采样电路还分别与带隙基准电路的IB输出端、第一NPN型晶体管Q1、第一MOS开关管M1连接，所述带隙基准电路的IC1输出端分别与第一NPN型晶体管Q1、施密特触发器D1的输入端、第一电容C1的一端连接，所述第一NPN型晶体管Q1还与第四电阻R4的一端连接，所述第四电阻R4的另一端、第一电容C1的另一端、电压采样电路、第一MOS开关管M1一端均接地；所述带隙基准电路的IC2输出端与上拉电路连接，所述上拉电路还与施密特触发器D1的输入端连接；所述第一MOS开关管M1、施密特触发器D1的输出端均与反相器B1的输入端连接，所述反相器B1的输出端作为欠压保护电路的输出信号。
2.根据权利要求1所述的一种基于带隙基准的欠压保护电路，其特征在于，所述电压采样电路包括：第一电阻R1、第二电阻R2和第三电阻R3，所述
3.根据权利要求2所述的一种基于带隙基准的欠压保护电路，其特征在于，所述第一MOS开关管M1的源极接地，所述第一MOS开关管M1的栅极分别与施密特触发器D1的输出端、反相器B1的输入端连接。
4.根据权利要求2所述的一种基于带隙基准的欠压保护电路，其特征在于，所述第一NPN型晶体管Q1的发射极与第四电阻R4的一端连接，所述第四电阻R4的另一端接地；所述第一NPN型晶体管Q1的集电极分别与带隙基准电路的IC1输出端、第一电容C1的一端、施密特触发器D1的输入端、上拉电路连接。
5.根据权利要求3所述的一种基于带隙基准的欠压保护电路，其特征在于，所述带隙基准电路包括：直流电源VAA、第二NPN型晶体管Q2、第三NPN型晶体管Q3、第四NPN型晶体管Q4、第六电阻R6、第七电阻R7、第三MOS晶体管M3、第四MOS晶体管M4、第五MOS晶体管M5、第六MOS晶体管M6、第七MOS晶体管M7、第八MOS晶体管M8、第九MOS晶体管M9、第十MOS晶体管M10和第十一MOS晶体管M11，所述第三MOS晶体管M3的源极、第四MOS晶体管M4的源极、第五MOS晶体管M5的源极、第六MOS晶体管M6的源极、第七MOS晶体管M7的源极、第八MOS晶体管M8的源极、第九MOS晶体管M9的源极、第十MOS晶体管M10的源极、第十一MOS晶体管M11的源极均与直流电源VAA连接，所述第三MOS晶体管M3的漏极分别与第三MOS晶体管M3的栅极、第四MOS晶体管M4的栅极、第二NPN型晶体管Q2的集电极连接，所述NPN型晶体管Q2的发射极与第六电阻R6的一端连接，所述第六电阻R6的另一端分别与第三NPN型晶体管Q3的发射极、第七电阻R7的一端连接，所述第七电阻R7的另一端、第四NPN型晶体管Q4的发射极均接地；所述第三NPN型晶体管Q3的集电极与第四MOS晶体管M4的漏极连接，所述第三MOS晶体管M3的栅极、第四MOS晶体管M4的栅极、第五MOS晶体管M5的栅极、第六MOS晶体管M6的栅极、第七MOS晶体管M7的栅极连接，所述第五MOS晶体管M5的漏极作为IC1输出端，所述第六MOS晶体管M6的漏极作为IC2输出端，所述第七MOS晶体管M7的漏极分别与第四NPN型晶体管Q4的集电极、第八MOS晶体管M8的栅极连接，所述第四NPN型晶体管Q4的基极与第八MOS晶体管M8的源极连接，所述第八MOS晶体管M8的漏极分别与第九MOS晶体管M9的漏极、第九MOS晶体管M9的栅极、第十MOS晶体管M10的栅极连接，所述第九MOS晶体管M9的栅极、第十MOS晶体管M10的栅极、第十一MOS晶体管M11的栅极连接，所述第十一MOS晶体管M11的漏极作为IB输出端，所述第十MOS晶体管M10的漏极、第二NPN型晶体管Q2的基极、第三NPN型晶体管Q3的基极均与基准电压VREF连接。
6.根据权利要求5所述的一种基于带隙基准的欠压保护电路，其特征在于，所述第四电阻R4的电阻值与带隙基准电路中第七电阻R7的电阻值相等。
7.根据权利要求5所述的一种基于带隙基准的欠压保护电路，其特征在于，所述上拉电路包括：第五电阻R5、第二电容C2、第二MOS开关管M2，所述第五电阻R5的一端分...
【技术特征摘要】
1.一种基于带隙基准的欠压保护电路，其特征在于，包括：电源电压vcc、电压采样电路、带隙基准电路、上拉电路、第一npn型晶体管q1、第一mos开关管m1、第四电阻r4、第一电容c1、施密特触发器d1和反相器b1，所述电源电压vcc的输出端与电压采样电路的输入端连接，所述电压采样电路还分别与带隙基准电路的ib输出端、第一npn型晶体管q1、第一mos开关管m1连接，所述带隙基准电路的ic1输出端分别与第一npn型晶体管q1、施密特触发器d1的输入端、第一电容c1的一端连接，所述第一npn型晶体管q1还与第四电阻r4的一端连接，所述第四电阻r4的另一端、第一电容c1的另一端、电压采样电路、第一mos开关管m1一端均接地；所述带隙基准电路的ic2输出端与上拉电路连接，所述上拉电路还与施密特触发器d1的输入端连接；所述第一mos开关管m1、施密特触发器d1的输出端均与反相器b1的输入端连接，所述反相器b1的输出端作为欠压保护电路的输出信号。
2.根据权利要求1所述的一种基于带隙基准的欠压保护电路，其特征在于，所述电压采样电路包括：第一电阻r1、第二电阻r2和第三电阻r3，所述第一电阻r1的一端与电源电压vcc连接，所述第一电阻r1的另一端分别与第二电阻r2的一端、带隙基准电路的ib输出端、第一npn型晶体管q1的基极连接，所述第二电阻r2的另一端分别与第三电阻r3的一端、第一mos开关管m1的漏极连接，所述第三电阻r3的另一端接地。
3.根据权利要求2所述的一种基于带隙基准的欠压保护电路，其特征在于，所述第一mos开关管m1的源极接地，所述第一mos开关管m1的栅极分别与施密特触发器d1的输出端、反相器b1的输入端连接。
4.根据权利要求2所述的一种基于带隙基准的欠压保护电路，其特征在于，所述第一npn型晶体管q1的发射极与第四电阻r4的一端连接，所述第四电阻r4的另一端接地；所述第一npn型晶体管q1的集电极分别与带隙基准电路的ic1输出端、第一电容c1的一端、施密特触发器d1的输入端、上拉电路连接。
5.根据权利要求3所述的一种基于带隙基准的欠压保护电路，其特征在于，所述带隙基准电路包括：直流电源vaa、第二npn型晶体管q2、第三npn型晶体管q3、第四npn型晶体管q4、第六电阻r6、第七电阻r7、第三mos晶体管m3、第四mos晶体管m4、第五mos晶体管m5、第六mos晶体管m6、第七mos晶体管m7、第八mos晶体管m8、第九mos晶体管m9、第十mos晶体管m10和第十一mos晶体管m11，所述第三mos晶体管m3的源极、第四mos晶体管m4的源极、第五mos晶体管m...
【专利技术属性】
技术研发人员：王挺，朱丽丽，
申请(专利权)人：上海帝迪集成电路设计有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。