【技术实现步骤摘要】
本申请涉及芯片领域，特别涉及一种基于vliw dsp指令集架构的fft协处理器。
技术介绍
1、数字信号处理器(dsp)广泛应用于通信领域，而快速傅立叶变换(fft)作为时域和频域变换的基本运算，是数字频谱分析和5g通信信道编码中极为广泛的应用。fft采用软件实现，虽然可以节约硬件资源，但往往性能不佳，满足不了实时性需求。因此在商用dsp芯片中，fft的功能实现往往是通过dsp core的协处理器或者加速器来实现的，具体是通过蝶形变换来实现快速处理。
2、目前已有的fft的协处理器实现方法存在着以下两个主要缺点，一是并行性较差，二是，是占用内存较大，内存使用效率不高，而且处理的latency延迟较长。
技术实现思路
1、本申请提供一种基于vliw dsp指令集架构的fft协处理器，提高协处理器运算速度，降低功耗和减少器件的占用面积。该fft协处理器包括输入选择器、至少两个结构相同的第一乒乓ram处理模块和第二乒乓ram处理模块，两个乒乓处理模块根据时序和乒乓操作交替接收所述输入选择器输入的数据帧，每个数据帧包含用于fft计算的n个采样点数据；
2、所述第一乒乓ram处理模块包含第一fft蝶形计算组、对称设置的第一数据选择器、双路结构相同的第一乒乓ram和第二乒乓ram；所述第二乒乓ram处理模块包含第二蝶形运算单元、对称设置的第二数据选择器、双路结构相同的第三乒乓ram和第四乒乓ram；
3、所述第一乒乓ram和第三乒乓ram分别连接所述第一数据
4、乒乓ram基于乒乓操作将数据帧分为前n/2个采样点数据和后n/2个采样点数据，对应ram之间的蝶形计算单元组进行蝶形计算，并通过双ram缓存中间结果数据。
5、具体的，所述第一乒乓ram和第二乒乓ram对称设置，共享所述第一fft蝶形运算单元；所述第三乒乓ram和第四乒乓ram对称设置，共享所述第二fft蝶形运算单元；
6、所述第一乒乓ram包含第一乒ram与第一乓ram，所述第二乒乓ram包含第二乒ram和第二乓ram；
7、所述第一乒ram和第一乓ram用于发送数据帧前n/2个操作数或缓存前n/2个中间结果；所述第二乒ram和第二乓ram用于发送数据帧后n/2个操作数和缓存后n/2个中间结果。
8、具体的，所述第一蝶形运算单元和第二蝶形运算单元的输入端和输出端分别连接第一选通器的输出端侧和第二选通器的输入端侧；所述第一选通器输入端侧连接一组第一数据选择器和第二数据选择器的输出端侧，所述第二选通器输出端侧连接另一组的第一数据选择器和第二数据选择器的输入端侧；
9、所述第一乒ram和所述第三乒ram共同连接一组第一数据选择器的输入端侧，所述第二乒ram和所述第四乒ram共同连接另一组第二数据选择器的输出端侧。
10、具体的，双路乒乓ram的端口数基于数据帧中的采样点确定；每级的蝶形计算单元组由n/4个蝶形计算单元组成流水线结构；当蝶形运算是基n-dit fft计算时，双路乒乓ram为n端口输入输出，每次最多输出n个操作数/中间结果。
11、具体的，数据帧中n个采样点以64bit的复数存储、输入和计算，双路乒乓ram的存储容量为(n/2)*64bits；乒乓ram、数据选择器、蝶形运算单元和选通器的输入输出端口根据fft蝶形迭代次数调换；
12、在第i次迭代周期，从乓ram输入依次输出n/2个操作数到数据选择器，经过蝶形运算单元计算中间结果数据后，通过选通器和另一组数据选择器输出至乓ram中缓存；在第i+1次迭代周期，将所有处理单元的输入输出调换，将乓ram中缓存的n/2个中间结果数据依次输出到数据选择器，经过蝶形运算单元计算中间结果数据后，通过选通器和另一组数据选择器输出至乒ram中缓存。
13、具体的，n/2个数据帧执行s级流水迭代，对应的乒乓ram的输入输出端迭代变换s次，s＝n/4，每个迭代周期的蝶形运算单元连续执行n/(2*n)次蝶形计算；n表示基n-ditfft计算模式。
14、具体的，s级流水迭代计算块中，前s-1级迭代过程的两个蝶形运算单元同步运行，每级迭代周期内的蝶形运算单元一次输入n个操作数/中间结果，执行n/(2*n)次蝶形计算；
15、其中的所述第一乒ram/第一乓ram向所述第一数据选择器输出n个操作数/中间结果，经过所述第一选通器输送至所述第一蝶形运算单元，蝶形迭代后对应输出至所述第一乓ram/第一乒ram中缓存；且所述第二乒ram/第二乓ram向所述第二数据选择器输出n个操作数/中间结果，经过所述第二选通器输送至所述第二蝶形运算单元，蝶形迭代后对应输出至所述第二乓ram/第二乒ram中缓存。
16、具体的，在第s级迭代过程的两个蝶形运算单元根据乒乓操作交替输入运行，每级迭代周期内的蝶形运算单元交替输入n/2个操作数/中间结果，执行n/(2*n)次蝶形计算；
17、其中，在第j次蝶形计算时，所述第一乒ram/第一乓ram向所述第一数据选择器输出n/2个操作数/中间结果，且所述第二乒ram/第二乓ram向所述第二数据选择器输入n/2个操作数/中间结果；所述第一选通器同时选通所述第一数据选择器与第二数据选择器，并将操作数/中间结果输入到所述第一蝶形运算单元中；在第j+1次蝶形计算时，所述第一乒ram/第一乓ram向所述第一数据选择器输入n/2个操作数/中间结果，且所述第二乒ram/第二乓ram向所述第二数据选择器输出n/2个操作数/中间结果；所述第一选通器同时选通所述第一数据选择器与第二数据选择器，并将操作数/中间结果输入到所述第二蝶形运算单元中；其中，j+1不大于n/(2*n)，且为正整数。
18、具体的，第s级迭代过程中，所述第一蝶形运算单元和第二蝶形运算单元分别基于两个ram分别输入的n/2个操作数/中间结果进行运算，输出的两组n/2个中间结果根据双路乒乓ram结构一一对应输出和缓存。
19、具体的，当所述输入选择器向所述第一乒乓ram处理模块输入第k数据帧时，第一蝶形运算电路中的所述第一乒ram和第一乓ram，以及第二蝶形运算电路中的所述第二乒ram和第二乓ram执行迭代运算；
20、当所述输入选择器向所述第二乒乓ram处理模块输入第k+1数据帧时，将k+1数据帧将n个采样点数据分成前n/2个操作数和后n/2个操作数分别缓存到所述第三乒乓ram和第四乒乓ram中；第二蝶形运算电路中的所述第一乒ram和第一乓ram，以及第二蝶形运算电路中的所述第三乒ram和第四乓ram执行迭代运算。
21、本申请实施例提供的技术方案带来的有益效果至少包括：本申请以乒乓操作原理设置了外部大乒乓和内部小乒乓ram多重嵌套结构；外部大乒乓ram可以实本文档来自技高网...
【技术保护点】
1.一种基于VLIW DSP指令集架构的FFT协处理器，其特征在于，包括输入选择器、至少两个结构相同的第一乒乓RAM处理模块和第二乒乓RAM处理模块，两个乒乓处理模块根据时序和乒乓操作交替接收所述输入选择器输入的数据帧，每个数据帧包含用于FFT计算的N个采样点数据；
2.根据权利要求1所述的基于VLIW DSP指令集架构的FFT协处理器，其特征在于，所述第一乒乓RAM和第二乒乓RAM对称设置，共享所述第一FFT蝶形运算单元；所述第三乒乓RAM和第四乒乓RAM对称设置，共享所述第二FFT蝶形运算单元；
3.根据权利要求2所述的基于VLIW DSP指令集架构的FFT协处理器，其特征在于，所述第一蝶形运算单元和第二蝶形运算单元的输入端和输出端分别连接第一选通器的输出端侧和第二选通器的输入端侧；所述第一选通器输入端侧连接一组第一数据选择器和第二数据选择器的输出端侧，所述第二选通器输出端侧连接另一组的第一数据选择器和第二数据选择器的输入端侧；
4.根据权利要求3所述的基于VLIW DSP指令集架构的FFT协处理器，其特征在于，双路乒乓RAM的端口数基于数
5.根据权利要求2所述的基于VLIW DSP指令集架构的FFT协处理器，其特征在于，数据帧中N个采样点以64bit的复数存储、输入和计算，双路乒乓RAM的存储容量为(N/2)*64bits；乒乓RAM、数据选择器、蝶形运算单元和选通器的输入输出端口根据FFT蝶形迭代次数调换；
6.根据权利要求4所述的基于VLIW DSP指令集架构的FFT协处理器，其特征在于，N/2个数据帧执行S级流水迭代，对应的乒乓RAM的输入输出端迭代变换S次，S＝N/4，每个迭代周期的蝶形运算单元连续执行N/(2*n)次蝶形计算；n表示基n-DIT FFT计算模式。
7.根据权利要求3所述的基于VLIW DSP指令集架构的FFT协处理器，其特征在于，S级流水迭代计算块中，前S-1级迭代过程的两个蝶形运算单元同步运行，每级迭代周期内的蝶形运算单元一次输入n个操作数/中间结果，执行N/(2*n)次蝶形计算；
8.根据权利要求3所述的基于VLIW DSP指令集架构的FFT协处理器，其特征在于，在第S级迭代过程的两个蝶形运算单元根据乒乓操作交替输入运行，每级迭代周期内的蝶形运算单元交替输入n/2个操作数/中间结果，执行N/(2*n)次蝶形计算；
9.根据权利要求8所述的基于VLIW DSP指令集架构的FFT协处理器，其特征在于，第S级迭代过程中，所述第一蝶形运算单元和第二蝶形运算单元分别基于两个RAM分别输入的n/2个操作数/中间结果进行运算，输出的两组n/2个中间结果根据双路乒乓RAM结构一一对应输出和缓存。
10.根据权利要求1-9任一所述的基于VLIW DSP指令集架构的FFT协处理器，其特征在于，当所述输入选择器向所述第一乒乓RAM处理模块输入第k数据帧时，第一蝶形运算电路中的所述第一乒RAM和第一乓RAM，以及第二蝶形运算电路中的所述第二乒RAM和第二乓RAM执行迭代运算；
...【技术特征摘要】
1.一种基于vliw dsp指令集架构的fft协处理器，其特征在于，包括输入选择器、至少两个结构相同的第一乒乓ram处理模块和第二乒乓ram处理模块，两个乒乓处理模块根据时序和乒乓操作交替接收所述输入选择器输入的数据帧，每个数据帧包含用于fft计算的n个采样点数据；
2.根据权利要求1所述的基于vliw dsp指令集架构的fft协处理器，其特征在于，所述第一乒乓ram和第二乒乓ram对称设置，共享所述第一fft蝶形运算单元；所述第三乒乓ram和第四乒乓ram对称设置，共享所述第二fft蝶形运算单元；
3.根据权利要求2所述的基于vliw dsp指令集架构的fft协处理器，其特征在于，所述第一蝶形运算单元和第二蝶形运算单元的输入端和输出端分别连接第一选通器的输出端侧和第二选通器的输入端侧；所述第一选通器输入端侧连接一组第一数据选择器和第二数据选择器的输出端侧，所述第二选通器输出端侧连接另一组的第一数据选择器和第二数据选择器的输入端侧；
4.根据权利要求3所述的基于vliw dsp指令集架构的fft协处理器，其特征在于，双路乒乓ram的端口数基于数据帧中的采样点确定；每级的蝶形计算单元组由n/4次蝶形计算形成流水线结构；当蝶形运算是基n-dit fft计算时，双路乒乓ram为n端口输入输出，每次最多输出n个操作数/中间结果。
5.根据权利要求2所述的基于vliw dsp指令集架构的fft协处理器，其特征在于，数据帧中n个采样点以64bit的复数存储、输入和计算，双路乒乓ram的存储容量为(n/2)*64bits；乒乓ram、数据选择器、蝶形运算单...
【专利技术属性】
技术研发人员：王玉体，张家钧，
申请(专利权)人：长三角集成电路工业应用技术创新中心，
类型：发明
国别省市：
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