【技术实现步骤摘要】
本专利技术涉及半导体集成电路制造领域，特别是涉及一种沟槽栅半导体器件；本专利技术还涉及一种沟槽栅半导体器件的制造方法。
技术介绍
1、sic跟si相比,其禁带宽度更宽,其临界击穿场强更高。因此在相同耐压的情况下,sic器件的漂移区长度可以大幅降低,漂移区的掺杂浓度可以大幅提升。基于此,最近sic得到了越来越多的关注。
2、基于sic材料,推出了越来越多的器件。sic mosfet是其中最重要的一类器件。sicmosfet目前主要是以平面型为主,受限于沟道和漂移区的jfet效应,其最小的原胞尺寸很难降低到3μm及以下。
3、沟槽型mosfet即采用沟槽栅的mosfet因为消除了jfet效应,其原胞尺寸可以做的更小,性能可以更好。而且更重要的是sic mosfet的氧化层,缺陷密度高,迁移率低。采用沟槽型mosfet能通过选择其氧化层的晶向,获得更高的迁移率。因此沟槽型sic mosfet是未来的方向。但是沟槽型sic mosfet,需要解决的最大问题,是如何降低沟槽底部的电场强度，只有降低沟槽栅底部的电场强度，才能对栅介质层如栅氧进行保护。
4、根据高斯定理可知，器件在半导体和氧化层电场强度符合下面的公式：
5、
6、其中，esemi是半导体器件的临界电场强度，εsemi和εoxide分别是半导体材料和氧化层材料的介电常数。因为si和sic的临界电场强度相差10倍。对于si器件，在其栅介质层即二氧化硅里，无论时合种情况，其电场强度很难超过3×106v*cm-1。而对于si
技术实现思路
1、本专利技术所要解决的技术问题是提供一种沟槽栅半导体器件，能对沟槽栅底部区域进行电场强度屏蔽，从而能降低沟槽栅底部区域的电场强度，从而提高器件的可靠性；还工艺简单、容易实现以及不需要增加额外光刻版的优点。为此，本专利技术还提供一种沟槽栅半导体器件的制造方法。
2、为解决上述技术问题，本专利技术提供的沟槽栅半导体器件的器件单元包括：
3、具有第一导电类型掺杂的第一半导体外延层，在所述第一半导体外延层的选定区域中形成有沟槽栅，所述沟槽栅包括栅极沟槽、形成于所述栅极沟槽内侧表面的栅介质层和填充于所述栅极沟槽中栅极导电材料层。
4、源极沟槽，形成于所述第一半导体外延层的选定区域中，位于所述源极沟槽和所述沟槽栅之间的所述第一半导体外延层为平台区。
5、第二导电类型掺杂的沟道区形成于所述平台区中，第一导电类型重掺杂的源区形成于所述沟道区的表面区域中。
6、所述栅极沟槽纵向穿过所述沟道区，被所述沟槽栅侧面覆盖的所述沟道区的第一侧面的表面区域用于形成沟道。
7、在所述源极沟槽中填充有源极引出金属。
8、在所述源极沟槽的底部区域自对准形成有第二导电类型重掺杂的底部掺杂区且所述底部掺杂区将所述源极引出金属的底部包覆并形成欧姆接触，所述源极引出金属的侧面和所述沟道区的第二侧面以及所述源区的第二侧面接触并用于引出所述沟道区和所述源区。
9、在纵向上，所述栅极沟槽的底部表面位于所述底部掺杂区的深度范围内，所述底部掺杂区对所述沟槽栅的底部区域形成电场屏蔽结构，用于降低所述沟槽栅底部区域的电场强度。
10、进一步的改进是，从所述沟道区的第一侧面到第二侧面，所述沟道区的深度逐渐增加。
11、进一步的改进是，所述沟道区为一倾斜离子注入区，所述沟道区是在所述源极沟槽打开后采用带倾角的离子注入形成，所述带倾角的离子注入从所述平台区的顶部表面以及所述源极沟槽的侧面注入到所述平台区中形成所述沟道区。
12、进一步的改进是，所述沟槽栅半导体器件为mos晶体管，所述第一半导体外延层的背面形成有第一导电类型重掺杂的漏区；所述漏区由减薄后的第一导电类型重掺杂的半导体衬底组成或者所述漏区由形成于减薄后的半导体衬底中第一导电类型重掺杂的背面离子注入区组成。
13、或者，所述沟槽栅半导体器件为igbt器件，所述第一半导体外延层的背面形成有第二导电类型重掺杂的集电区；所述集电区由减薄后的第二导电类型重掺杂的半导体衬底组成或者所述集电区由形成于减薄后的半导体衬底中第二导电类型重掺杂的背面离子注入区组成。
14、进一步的改进是，所述沟槽栅半导体器件为mos晶体管时，所述第一半导体外延层的底部表面和所述半导体衬底的顶部表面之间还形成有第一导电类型掺杂的缓冲层，所述缓冲层的掺杂浓度大于所述第一半导体外延层的掺杂浓度以及小于所述半导体衬底的掺杂浓度。
15、所述沟槽栅半导体器件为igbt时，所述第一半导体外延层的底部表面和所述集电区的顶部表面之间还形成有第一导电类型掺杂的场截止层，所述场截止层的掺杂浓度大于所述第一半导体外延层的掺杂浓度以及小于所述半导体衬底的掺杂浓度。
16、进一步的改进是，半导体器件包括多个并联的所述器件单元，各所述器件单元都形成于器件单元区中。
17、过渡区环绕在所述器件单元区的周侧，终端区环绕在所述过渡区的周侧。
18、在所述过渡区的所述第一半导体外延层中形成有第二沟槽以及在所述终端区的所述第一半导体外延层中形成有多个第三沟槽。
19、所述第二沟槽和各所述第三沟槽都和所述源极沟槽同时形成。
20、在所述源极沟槽和所述第二沟槽之间、所述第二沟槽和所述第三沟槽之间以及各所述第三沟槽之间形成有第二阱区，所述第二阱区和所述沟道区具有相同的工艺结构且同时形成。
21、在所述第二沟槽中填充有第一引出金属以及在各所述第二沟槽中填充有第二引出金属，所述第一引出金属、所述第二引出金属和所述源极引出金属具有相同的工艺结构且同时形成。
22、在各所述第二沟槽和所述第三沟槽的底部形成有第二导电类型重掺杂的第二底部掺杂区，各所述第二底部掺杂区的工艺结构和所述底部掺杂区的工艺结构相同且同时形成。
23、所述源极引出金属和所述第一引出金属的顶部都连接由正面金属层形成的源极，所述第二引出金属浮置。
24、进一步的改进是，所述第二沟槽的宽度为所述源极沟槽的宽度的10倍以上；所述第三沟槽的宽度大于等于所述源极沟槽的宽度。
【技术保护点】
1.一种沟槽栅半导体器件，其特征在于，器件单元包括：
2.如权利要求1所述的沟槽栅半导体器件，其特征在于：从所述沟道区的第一侧面到第二侧面，所述沟道区的深度逐渐增加。
3.如权利要求2所述的沟槽栅半导体器件，其特征在于：所述沟道区为一倾斜离子注入区，所述沟道区是在所述源极沟槽打开后采用带倾角的离子注入形成，所述带倾角的离子注入从所述平台区的顶部表面以及所述源极沟槽的侧面注入到所述平台区中形成所述沟道区。
4.如权利要求1所述的沟槽栅半导体器件，其特征在于：所述沟槽栅半导体器件为MOS晶体管，所述第一半导体外延层的背面形成有第一导电类型重掺杂的漏区；所述漏区由减薄后的第一导电类型重掺杂的半导体衬底组成或者所述漏区由形成于减薄后的半导体衬底中第一导电类型重掺杂的背面离子注入区组成；
5.如权利要求4所述的沟槽栅半导体器件，其特征在于：所述沟槽栅半导体器件为MOS晶体管时，所述第一半导体外延层的底部表面和所述半导体衬底的顶部表面之间还形成有第一导电类型掺杂的缓冲层，所述缓冲层的掺杂浓度大于所述第一半导体外延层的掺杂浓度以及小于所述半导体衬
6.如权利要求3所述的沟槽栅半导体器件，其特征在于：半导体器件包括多个并联的所述器件单元，各所述器件单元都形成于器件单元区中；
7.如权利要求6所述的沟槽栅半导体器件，其特征在于：所述第二沟槽的宽度为所述源极沟槽的宽度的10倍以上；所述第三沟槽的宽度大于等于所述源极沟槽的宽度；
8.如权利要求1至7中任一权项所述的沟槽栅半导体器件，其特征在于：所述沟槽栅半导体器件为SiC器件，所述第一半导体外延层的材料为SiC；或者，所述沟槽栅半导体器件为硅基器件，所述第一半导体外延层的材料为硅。
9.一种沟槽栅半导体器件的制造方法，其特征在于，器件单元的形成步骤包括：
10.如权利要求9所述的沟槽栅半导体器件的制造方法，其特征在于：所述沟槽栅半导体器件为MOS晶体管，所述第一半导体外延层形成于半导体衬底的表面，正面工艺完成后，还包括如下背面工艺：
11.如权利要求10所述的沟槽栅半导体器件的制造方法，其特征在于：所述沟槽栅半导体器件为MOS晶体管时，所述第一半导体外延层的底部表面和所述半导体衬底的顶部表面之间还形成有第一导电类型掺杂的缓冲层，所述缓冲层的掺杂浓度大于所述第一半导体外延层的掺杂浓度以及小于所述半导体衬底的掺杂浓度；
12.如权利要求9所述的沟槽栅半导体器件的制造方法，其特征在于：半导体器件包括多个并联的所述器件单元，各所述器件单元都形成于器件单元区中；
13.如权利要求12所述的沟槽栅半导体器件的制造方法，其特征在于：所述第二沟槽的宽度为所述源极沟槽的宽度的10倍以上；所述第三沟槽的宽度大于等于所述源极沟槽的宽度；
14.如权利要求9至3中任一权项所述的沟槽栅半导体器件的制造方法，其特征在于：所述沟槽栅半导体器件为SiC器件，所述第一半导体外延层的材料为SiC；或者，所述沟槽栅半导体器件为硅基器件，所述第一半导体外延层的材料为硅。
15.如权利要求14所述的沟槽栅半导体器件的制造方法，其特征在于：所述沟槽栅半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅半导体器件为P型器件，第一导电类型为P型，第二导电类型为N型。
...【技术特征摘要】
1.一种沟槽栅半导体器件，其特征在于，器件单元包括：
2.如权利要求1所述的沟槽栅半导体器件，其特征在于：从所述沟道区的第一侧面到第二侧面，所述沟道区的深度逐渐增加。
3.如权利要求2所述的沟槽栅半导体器件，其特征在于：所述沟道区为一倾斜离子注入区，所述沟道区是在所述源极沟槽打开后采用带倾角的离子注入形成，所述带倾角的离子注入从所述平台区的顶部表面以及所述源极沟槽的侧面注入到所述平台区中形成所述沟道区。
4.如权利要求1所述的沟槽栅半导体器件，其特征在于：所述沟槽栅半导体器件为mos晶体管，所述第一半导体外延层的背面形成有第一导电类型重掺杂的漏区；所述漏区由减薄后的第一导电类型重掺杂的半导体衬底组成或者所述漏区由形成于减薄后的半导体衬底中第一导电类型重掺杂的背面离子注入区组成；
5.如权利要求4所述的沟槽栅半导体器件，其特征在于：所述沟槽栅半导体器件为mos晶体管时，所述第一半导体外延层的底部表面和所述半导体衬底的顶部表面之间还形成有第一导电类型掺杂的缓冲层，所述缓冲层的掺杂浓度大于所述第一半导体外延层的掺杂浓度以及小于所述半导体衬底的掺杂浓度；
6.如权利要求3所述的沟槽栅半导体器件，其特征在于：半导体器件包括多个并联的所述器件单元，各所述器件单元都形成于器件单元区中；
7.如权利要求6所述的沟槽栅半导体器件，其特征在于：所述第二沟槽的宽度为所述源极沟槽的宽度的10倍以上；所述第三沟槽的宽度大于等于所述源极沟槽的宽度；
8.如权利要求1至7中任一权项所述的沟槽栅半导体器件，其特征在于：所述沟槽栅半导体器件为sic器件，所述第一半导体外延层的材料...
【专利技术属性】
技术研发人员：郑辉，曾大杰，
申请(专利权)人：深圳尚阳通科技股份有限公司，
类型：发明
国别省市：
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