【技术实现步骤摘要】
本专利技术涉及集成电路测试设备，具体涉及一种并行扫描测试电路。
技术介绍
1、可测试性设计(design for testability，简称dft)是集成电路设计中的一个环节，其通过在设计阶段将特殊结构植入集成电路中，使得测试人员能够更容易地对集成电路进行测试、芯片筛选及故障定位等，以确保检测后的电子元件没有功能或制造上的缺陷。可测试性设计的核心思想是在集成电路设计的同时兼顾测试问题，通过适当增加一些专门用于测试的电路，提高电路的可控制性和可观测性，从而提高测试的效率和可靠性，并降低电路的测试难度和复杂性，降低测试时间和成本。
2、如图1所示，图1为现有的顶层集成下层模块进行测试的dft结构示意图，在该图中包括模块a和模块b，且a1_in[i：1]～ai_in[i：1]均为模块a的输入端口，b1_in[j：1]～bi_in[j：1]均为模块b的输入端口，a1_out[i：1]～ai_out[i：1]均为模块a的输出端口，b1_out[j：1]～bi_out[j：1]均为模块b的输出端口，由此可见，图2所述的dft结构在仅有两个模块时便具有2(i*i+j*j)的端口，而在模块数量较多时，dft结构的端口数量则会快速增加。而若分批串行复用端口则会导致电路结构复杂，也会增加测试时间。
3、基于此，需要一种新技术方案。
技术实现思路
1、有鉴于此，本专利技术实施例提供一种并行扫描测试电路，以至少解决现有的dft结构端口数量多、测试时间长的问题。
2、本
3、本专利技术实施例提供一种并行扫描测试电路，包括：
4、多个输入端口；
5、多个可测试性设计模块，所述多个可测试性设计模块中对应设置的多个输入信道通过打拍器与所述输入端口连接，其中，每一所述输入端口均通过所述打拍器连接多个对应设置的输入信道；
6、多个比较器，所述多个比较器的输入端din分别与所述多个可测试性设计模块的输出总线连接，其中，每一所述输出总线包括所述多个可测试性设计模块中对应设置的多个输出信道；
7、多个异或门，所述多个异或门的第一输入端分别与起参考作用的所述可测试性设计模块的多个输出信道连接，所述多个异或门的第二输入端分别与所述多个比较器的输出端neq连接；
8、复用模块，所述复用模块的输入端分别与所述多个异或门的输出端、起测试作用的所述多个可测试性设计模块的输出信道连接，所述复用模块的输出端通过打拍器与输出端口连接。
9、进一步地，所述多个可测试性设计模块能够根据获取的使能信号总线en控制所述多个可测试性设计模块是否进入测试模式。
10、进一步地，所述使能信号总线en的位宽大于或等于所述可测试性设计模块的数量。
11、进一步地，所述多个可测试性设计模块能够根据信道屏蔽选择总线mask控制所述输出总线是否被屏蔽。
12、进一步地，所述信道屏蔽选择总线mask的位宽大于或等于所述输出总线的数量。
13、进一步地，起参考作用的所述可测试性设计模块在起测试作用的所述多个可测试性设计模块进行并行测试验证之前，进行单模块测试，以避免起测试作用的所述可测试性设计模块发生错误所引起的比对结果无法发现问题。
14、进一步地，所述可测试性设计模块包括：
15、解压缩逻辑模块，所述解压缩逻辑模块的输入端通过打拍器与所述输入信道连接；
16、多个扫描链，所述多个扫描链的第一端与所述解压缩逻辑模块的输出端连接；
17、压缩逻辑模块，所述压缩逻辑模块的多个输入端与所述多个扫描链的第二端连接，所述压缩逻辑模块的多个输出端通过打拍器与多个所述输出信道连接。
18、进一步地，所述扫描链包括依次串联的寄存器。
19、进一步地，所述复用模块为多重io复用模块。
20、本申请实施例的一种并行扫描测试系统，包括如上任一所述的并行扫描测试电路。
21、与现有技术相比，本专利技术实施例采用的上述至少一个技术方案能够达到的有益效果至少包括：
22、本专利技术的一种并行扫描测试电路，通过使用多个输入端口将多个可测试性设计模块的输入信道引出，使用复用模块可以将每个可测试性设计模块的输出信道引出，从而降低了端口使用数量，且由于多个并行的可测试性设计模块能够进行同时测试，从而减少了测试时间，本专利技术解决了现有的dft结构端口数量多、测试时间长的问题，也能够避免x态而引发的测试结果与预期值不匹配的问题。
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1.一种并行扫描测试电路，其特征在于，包括：
2.根据权利要求1所述的并行扫描测试电路，其特征在于，所述多个可测试性设计模块能够根据获取的使能信号总线EN控制所述多个可测试性设计模块是否进入测试模式。
3.根据权利要求2所述的并行扫描测试电路，其特征在于，所述使能信号总线EN的位宽大于或等于所述可测试性设计模块的数量。
4.根据权利要求1所述的并行扫描测试电路，其特征在于，所述多个可测试性设计模块能够根据信道屏蔽选择总线MASK控制所述输出总线是否被屏蔽。
5.根据权利要求4所述的并行扫描测试电路，其特征在于，所述信道屏蔽选择总线MASK的位宽大于或等于所述输出总线的数量。
6.根据权利要求1所述的并行扫描测试电路，其特征在于，起参考作用的所述可测试性设计模块在起测试作用的所述多个可测试性设计模块进行并行测试验证之前，进行单模块测试，以避免起测试作用的所述可测试性设计模块发生错误所引起的比对结果无法发现问题。
7.根据权利要求1所述的并行扫描测试电路，其特征在于，所述可测试性设计模块包括：
8.根
9.根据权利要求1所述的并行扫描测试电路，其特征在于，所述复用模块为多重IO复用模块。
10.一种并行扫描测试系统，其特征在于，包括如权利要求1～9任一所述的并行扫描测试电路。
...【技术特征摘要】
1.一种并行扫描测试电路，其特征在于，包括：
2.根据权利要求1所述的并行扫描测试电路，其特征在于，所述多个可测试性设计模块能够根据获取的使能信号总线en控制所述多个可测试性设计模块是否进入测试模式。
3.根据权利要求2所述的并行扫描测试电路，其特征在于，所述使能信号总线en的位宽大于或等于所述可测试性设计模块的数量。
4.根据权利要求1所述的并行扫描测试电路，其特征在于，所述多个可测试性设计模块能够根据信道屏蔽选择总线mask控制所述输出总线是否被屏蔽。
5.根据权利要求4所述的并行扫描测试电路，其特征在于，所述信道屏蔽选择总线mask的位宽大于或等于所述输出总线的数量。
<...【专利技术属性】
技术研发人员：杨嵩，巢玮，吴松林，刘杰，唐裕春，郭军，杨凡，
申请(专利权)人：上海国微芯芯半导体有限公司，
类型：发明
国别省市：
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