【技术实现步骤摘要】
本专利技术涉及领域，尤其涉及一种高速多模分频器电路及其控制方法。
技术介绍
1、半导体集成电路发展至今，频率综合器、时钟分配器、时钟分频器等时钟相关芯片在信息社会中扮演着不可或缺的角色。在无线通信、信号处理等领域，芯片的工作频率也越来越高，这对时钟处理中的高速分频器设计提出了新的挑战。
2、理论上一个通用的可编程计数器就可以当做分频器使用，只需要每计数到n个输入脉冲就输出一次即可，但是往往只能工作在较低的频率下。压控振荡器产生的时钟频率在达到数个ghz的频率后，传统的基于cmos计数器的n分频器已无法满足如此高的输入时钟频率要求，因此一般的做法是使用基于电流模逻辑(cml)的预分频器将高速的压控振荡器输出波形分频至低速后，再由低速的cmos电路进一步分频。传统的除2预分频器的电路结构如图2所示。这种做法的缺点是无法做到连续的分频比，分频比只能为2n(n＝1,2,3…)。
3、改进的方法是采用包含多模预分频器的吞脉冲分频器(pulse swallowcounter)，锁相环采用了双模预分频器、可编程p分频器、可编程...
【技术保护点】
1.一种高速多模分频器电路，其特征在于，包括：三级D触发器和五组差分对；通过三组控制信号控制对应差分对的开断，使得对应D触发器选择性的接入电路形成不同分频比的分频环路；其中，
2.根据权利要求1所述的高速多模分频器电路，其特征在于，所述分频比包括2、3、4、5、6。
3.根据权利要求1所述的高速多模分频器电路，其特征在于，所述第一组差分对包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；所述第一晶体管的栅极接所述第一级D触发器的正输出端，第二晶体管的栅极接所述第一级D触发器的负输出端；所述第一晶体管的源极和所述第二晶体管的源极连...
【技术特征摘要】
1.一种高速多模分频器电路，其特征在于，包括：三级d触发器和五组差分对；通过三组控制信号控制对应差分对的开断，使得对应d触发器选择性的接入电路形成不同分频比的分频环路；其中，
2.根据权利要求1所述的高速多模分频器电路，其特征在于，所述分频比包括2、3、4、5、6。
3.根据权利要求1所述的高速多模分频器电路，其特征在于，所述第一组差分对包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管；所述第一晶体管的栅极接所述第一级d触发器的正输出端，第二晶体管的栅极接所述第一级d触发器的负输出端；所述第一晶体管的源极和所述第二晶体管的源极连接后接入所述第三晶体管的漏极；第三晶体管的栅极接所述第一组控制信号的正端，源极接地；所述第四晶体管的栅极和所述第五晶体管的栅极接预设偏置电压，所述第四晶体管的源极和所述第五晶体管的源极接电源电压；所述第四晶体管的漏极接所述第一晶体管的漏极作为所述第一组差分对的负输出端；所述第五晶体管的漏极接所述第二晶体管的漏极作为所述第一组差分对的正输出端。
4.根据权利要求3所述的高速多模分频器电路，其特征在于，所述第二组差分对包括第六晶体管、第七晶体管和第八晶体管，所述第六晶体管的栅极接电路的负输出端，所述第七晶体管的栅极接电路的正输出端；所述第六晶体管的源极与所述第七晶体管的源极连接后接入所述第八晶体管的漏极；所述第八晶体管的栅极接所述第一组控制信号的负端，源极接地；所述第六晶体管的漏极分别接所述第一组差分对的负输出端和所述第二级d触发器的正输入端，所述第七晶体管的漏极接所述第二级d触发器的负输入端和所述第一组差分对的正输出端。
5.根据权利要求4所述的高速多模分频器电路，其特征在于，所述第三组差分对包括：第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管和第十六晶体管；所述第九晶体管的栅极接所述第四组差分对的正输出端，第十晶体管的栅极接所述第四组差分对的负输出端；所述第九晶体管的源极和所述第十晶体管的源极连接后接入所述第十一晶体管的漏极；第十一晶体管的栅极接所述第三组控制信号的负端，源极接所述第十二晶体管的漏极，所述第十二晶体管的栅极接所述第二组差分对的正输出端，所述第十二晶体管的源极接地；所述第十三晶体管的栅极和所述第十四晶体管的栅极接预设偏置电压，所述第十三晶体管的源极和所述第十四晶体管的源极接电源电压；所述第十三晶体管的漏极与所述第九晶体管的漏极...
【专利技术属性】
技术研发人员：潘宇翔，臧剑栋，任芳，付东兵，朱璨，俞宙，
申请(专利权)人：重庆吉芯科技有限公司，
类型：发明
国别省市：
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