【技术实现步骤摘要】
本申请涉及通用芯片设计领域，特别是涉及一种面向芯片设计的io时序优化方法及装置。
技术介绍
1、近年来，随着电子产品的普及和工艺技术的进步，国内集成电路行业不断蓬勃发展，芯片的面积进一步缩小，性能不断提升，这对于芯片的io时序(input/outputinterface timing，输入输出接口时序)要求也不断提高，io时序优化问题也成为数字芯片行业内的一个焦点问题。因此，涌现出了一些通过不同的方法优化相关时序。io时序的鲁棒性指io接口在各种环境变化下所表现出的时序稳定性。
2、例如，通过初始化dc综合参数和时序分析参数，基于预设调整规则对dc综合参数进行调整的策略自动优化时序，无需人工调整。又例如，集成电路中时序瓶颈节点分析和时序优化方法，在保证时序瓶颈分析的准确性的前提下，大大降低了时序瓶颈分析的计算量；该方法包括：获取集成电路的时序图；从时序路径的起点正向广度优先遍历所述时序图，计算所述时序图中每个节点的前序时序关键度；从时序路径的终点反向广度优先遍历所述时序图，计算所述时序图中每个节点的后序时序关键度；对于每个节点，计算该节点的前序时序关键度和该节点的后续时序关键度的乘积作为该节点的综合时序关键度；根据各个节点的综合时序关键度确定时序瓶颈节点。
3、然而，上述传统的io时序优化方法存在鲁棒性差以及硅后时序无法适应性调整的技术问题。
技术实现思路
1、基于此，有必要针对上述技术问题，提供一种面向芯片设计的io时序优化方法及一种面向芯片设计的io时序
2、为了实现上述目的，本专利技术实施例采用以下技术方案：
3、一方面，提供一种面向芯片设计的io时序优化方法，包括：
4、校准模块根据芯片延迟模块的默认延迟强度进行初始化校准，寄存器模块，记录延迟模块的默认延迟大小；
5、cpu根据实际io时序和io时序优化需求计算芯片的时序偏差，并根据默认延迟大小和时序偏差计算延迟模块的延迟单元配置值；
6、寄存器模块根据延迟单元配置值，配置延迟模块的级数；
7、延迟模块根据配置调整芯片的待优化io接口的信号延迟时间。
8、另一方面，还提供一种面向芯片设计的io时序优化装置，包括：校准模块、cpu、寄存器模块和延迟模块；
9、校准模块的输入端用于接入校准时钟信号和复位信号，校准模块的输出端分别连接延迟模块和寄存器模块的输入端，校准模块的输入端连接延迟模块的输出端，寄存器模块的输入端连接cpu的输出端，寄存器模块的输出端分别连接校准模块和延迟模块，延迟模块的输入端用于接入待优化信号，延迟模块的输出端用于输出优化信号；
10、校准模块用于根据芯片延迟模块的默认延迟强度进行初始化校准，寄存器模块用于记录延迟模块的默认延迟大小；
11、cpu，用于根据实际io时序和io时序优化需求计算芯片的时序偏差，并根据默认延迟大小和时序偏差计算延迟模块的延迟单元配置值；
12、寄存器模块，用于根据延迟单元配置值，配置延迟模块的级数；
13、延迟模块，用于根据配置调整芯片的待优化io接口的信号延迟时间。
14、本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
15、上述面向芯片设计的io时序优化方法及装置，通过校准模块进行初始化校准，获得延迟模块的默认延迟大小，再在芯片正常工作时，利用cpu计算io接口的实际时序与优化目标的时序偏差，根据默认延迟大小进一步计算出所需的延迟单元配置值，然后配置延迟模块的延迟级数，以达到动态调整io接口时序的目的。该方法可以在硅后阶段对io时序进行二次优化调整，而不仅限于芯片制造前的设计阶段，扩大了优化调整的时机窗口；硅后阶段的二次优化调整，可以根据应用环境的实际情况进行，更加灵活和精确，硅后阶段的动态调整显著提升了io时序的适应性和鲁棒性；此外，通用芯片部件在不同应用环境的兼容性和重用性都将大大增强，大幅降低重新设计的成本和风险，显著提高了通用芯片io时序优化的可重构性和可维护性。
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1.一种面向芯片设计的IO时序优化方法，其特征在于，包括步骤：
2.根据权利要求1所述的面向芯片设计的IO时序优化方法，其特征在于，进行初始化校准的过程还包括：所述校准模块根据所述延迟模块的第一延迟强度和第二延迟强度分别进行初始化校准，寄存器模块分别记录所述延迟模块的第一延迟大小和第二延迟大小；
3.根据权利要求2所述的面向芯片设计的IO时序优化方法，其特征在于，采用所述芯片的外部晶振有源时钟作为校准时钟。
4.根据权利要求2所述的面向芯片设计的IO时序优化方法，其特征在于，采用所述芯片的内部PLL时钟作为校准时钟。
5.一种面向芯片设计的IO时序优化装置，其特征在于，包括：校准模块、CPU、寄存器模块和延迟模块；
6.根据权利要求5所述的面向芯片设计的IO时序优化装置，其特征在于，还包括：
7.根据权利要求6所述的面向芯片设计的IO时序优化装置，其特征在于，所述延迟单元的输入端用于接入所述待优化信号，所述延迟单元的延迟路径根据强度信号对所述待优化信号进行相应强度的延迟，所述延迟单元的第一输出端用于输出经过所
8.根据权利要求7所述的面向芯片设计的IO时序优化装置，其特征在于，所述延迟模块包括N个延迟单元，第一所述延迟单元的第一输入端用于接入所述待优化信号，各所述延迟单元的第一输出端连接下一所述延迟单元的第一输入端，各所述延迟单元的第二输出端连接上一所述延迟单元的第二输入端，第一所述延迟单元的第二输出端用于输出所述优化信号。
9.根据权利要求5所述的面向芯片设计的IO时序优化装置，其特征在于，采用所述芯片的外部晶振有源时钟作为校准时钟。
10.根据权利要求5所述的面向芯片设计的IO时序优化装置，其特征在于，采用所述芯片的内部PLL时钟作为校准时钟。
...【技术特征摘要】
1.一种面向芯片设计的io时序优化方法，其特征在于，包括步骤：
2.根据权利要求1所述的面向芯片设计的io时序优化方法，其特征在于，进行初始化校准的过程还包括：所述校准模块根据所述延迟模块的第一延迟强度和第二延迟强度分别进行初始化校准，寄存器模块分别记录所述延迟模块的第一延迟大小和第二延迟大小；
3.根据权利要求2所述的面向芯片设计的io时序优化方法，其特征在于，采用所述芯片的外部晶振有源时钟作为校准时钟。
4.根据权利要求2所述的面向芯片设计的io时序优化方法，其特征在于，采用所述芯片的内部pll时钟作为校准时钟。
5.一种面向芯片设计的io时序优化装置，其特征在于，包括：校准模块、cpu、寄存器模块和延迟模块；
6.根据权利要求5所述的面向芯片设计的io时序优化装置，其特征在于，还包括：
7.根据权利要求6所述的面向芯片设计的io时序优化装置，其特征在于，所述延迟单元的输入端用于接入所述待优化信号，所述延迟单...
【专利技术属性】
技术研发人员：龚国辉，陈东泽，卢方圆，王永庆，艾明哲，
申请(专利权)人：湖南长城银河科技有限公司，
类型：发明
国别省市：
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