【技术实现步骤摘要】
本专利技术涉及高速数据传输，具体而言，涉及一种基于fpga的ddr读写仲裁方法及装置。
技术介绍
1、随着通讯技术的快速发展，数据传输总量在不断增加中，尤其是对于通信设备信号处理，当上下行同时具有较大数据量处理时，要求设备存储器的容量较大并且能够同时满足上下行数据处理要求。针对该情况，当前主要是在设备中外挂ddr等存储器进行数据缓存。
2、在一些典型的应用场景中，例如通信综测仪，需要同时进行下行信号发射以及上行接收信号测试，即需要从ddr中快速读取波形文件，下发信号，同时要将adc采集的高速信号写入ddr中，需要同时对ddr进行读写操作，但是现有的ddr读写控制器只有对数据包全部读写需求，即对某个数据包单独的读或单独的写完成才会进行其他处理，这极大地限制了数据处理效率。
3、公开号为cn111610934a的中国专利技术专利公开了一种ddr控制器及控制方法，并具体公开了如下方案：输入数据读写控制器控制ping fifo和pang fifo之间写入和读出的切换；ddr读写控制模块对ddr控制器ip核进行读写控制和读...
【技术保护点】
1.一种基于FPGA的DDR读写仲裁方法，其特征在于，包括：
2.如权利要求1所述的基于FPGA的DDR读写仲裁方法，其特征在于，所述输入数据缓存模块包括输入FIFO缓存以及输入FIFO控制模块，所述输入FIFO控制模块用于控制写入输入FIFO缓存进行缓存，并接收DDR读写仲裁模块的FIFO读指令，以及控制从输入FIFO缓存读出数据传入DDR读写仲裁模块中；
3.如权利要求2所述的基于FPGA的DDR读写仲裁方法，其特征在于，所述若是，则使能输入数据缓存模块的写操作，每当输入数据缓存模块中缓存的数据大小达到第一预设缓存阈值时，将缓存的数据写入D...
【技术特征摘要】
1.一种基于fpga的ddr读写仲裁方法，其特征在于，包括：
2.如权利要求1所述的基于fpga的ddr读写仲裁方法，其特征在于，所述输入数据缓存模块包括输入fifo缓存以及输入fifo控制模块，所述输入fifo控制模块用于控制写入输入fifo缓存进行缓存，并接收ddr读写仲裁模块的fifo读指令，以及控制从输入fifo缓存读出数据传入ddr读写仲裁模块中；
3.如权利要求2所述的基于fpga的ddr读写仲裁方法，其特征在于，所述若是，则使能输入数据缓存模块的写操作，每当输入数据缓存模块中缓存的数据大小达到第一预设缓存阈值时，将缓存的数据写入ddr ip核控制模块中，完成一次写操作，进行n次使能，直至完成第一指令所指示的写数据长度要求，具体包括：
4.如权利要求3所述的基于fpga的ddr读写仲裁方法，其特征在于，所述若否，则使能输出数据缓存模块的读操作，每当输出数据缓存模块缓存的数据大小达到第二预设缓存阈值时，完成一次读操作，进行m次使能，直至完成第二指令所指示的读数据长度要求，具体包括：
5.如权利要求4所述的基于fpga的ddr读写仲裁方法，其特征在于，所述步骤s23还包括：
6.如权利要求5所...
【专利技术属性】
技术研发人员：任和，马志刚，刘伟，王兴云，廖鑫，冯佳梅，陈延强，钱西杰，
申请(专利权)人：瑞玛思特深圳科技有限公司，
类型：发明
国别省市：
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