【技术实现步骤摘要】
本申请涉及显示领域，具体涉及一种存储装置及显示器。
技术介绍
1、现有的半导体元件存储装置大致可以分为两类，易失性设备和非易失性设备，易失性设备在断电时会丢失存储数据，非易失性设备在断电时仍会保持存储数据。易失性设备分为动态易失性存储设备和静态易失存储设备。动态易失性存储设备读取数据时，电容器中的电荷会丢失，所以每次读取数据时都需要进行另一次写入操作；而且，当晶体管处于截止状态时，由于漏电流(截止电流)在存储元件中晶体管的源极和漏极之间流动，即使没有导通晶体管，电荷也会流入或流出，从而使得数据保存期很短，故需要定期间隔进行下一次写入操作(刷新操作)。此外，在断电时存储的数据会丢失，因此需要使用磁性材料或光学材料的附加存储设备以长时间保持数据。
2、非易失性存储设备是通过晶体管中的栅电极和沟道形成区之间的浮栅保持电荷来实现存储数据，数据可以保持时间较长，即使在不供电情况下也能保持所存数据。但是，晶体管中的栅绝缘层由于在写入时产生的隧穿电流而劣化，使得存储元件在一定写出操作次数之后，失去功能。为了减少此类问题，采用复杂的外围电流来均等写入操作次数的方法来改善，这种方法不能根本解决寿命衰减的问题。此外，向浮栅注入电荷和去除电荷需要高压，且时间较长，故写入和擦除数据速度较慢。也就是说，现有的存储装置无法在实现快速写入的同时保证较长时间的存储。
技术实现思路
1、本申请实施例提供一种存储装置及显示器，可以解决现有存储装置无法在实现快速写入的同时保证存储时间长的问题。
3、信号输入端和信号输出端；
4、锁存单元，连接在所述信号输入端与所述信号输出端之间，所述锁存单元用于写入及存储数据；
5、控制单元，连接在所述信号输入端与所述锁存单元之间，所述控制单元包括第一晶体管、第二晶体管以及控制开关组件，所述第一晶体管和所述第二晶体管用于与所述锁存单元电连接，所述控制开关组件用于与所述第一晶体管和所述第二晶体管电连接，以控制所述第一晶体管和所述第二晶体管导通或断开；其中，所述第一晶体管的漏电流小于所述第二晶体管的漏电流，所述第二晶体管的迁移率大于所述第一晶体管的迁移率。
6、可选的，在本申请的一些实施例中，所述第一晶体管和所述第二晶体管串联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第一控制开关，所述第一控制开关的输入端与所述第一晶体管的输入端电连接，所述第一控制开关的输出端与所述第一晶体管的输出端电连接。
7、可选的，在本申请的一些实施例中，所述控制开关组件还包括第二控制开关，所述第二控制开关的输入端与所述第二晶体管的输入端电连接，所述第二控制开关的输出端与所述第二晶体管的输出端电连接。
8、可选的，在本申请的一些实施例中，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第三控制开关，所述第三控制开关的输入端与所述信号输入端电连接，所述第三控制开关的输出端与所述第一晶体管的输入端或者所述第二晶体管的输入端电连接，以控制所述第一晶体管和所述第二晶体管导通或断开。
9、可选的，在本申请的一些实施例中，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第三控制开关，所述第三控制开关的输出端与所述锁存单元电连接，所述第三控制开关的输入端与所述第一晶体管的输出端或者所述第二晶体管的输出端电连接，以控制所述第一晶体管和所述第二晶体管导通或断开。
10、可选的，在本申请的一些实施例中，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第四控制开关和第五控制开关，所述第四控制开关与所述第一晶体管串联连接在所述信号输入端与所述锁存单元之间，所述第五控制开关与所述第二晶体管串联连接在所述信号输入端与所述锁存单元之间。
11、可选的，在本申请的一些实施例中，所述第一晶体管为氧化物晶体管；所述第二晶体管为单晶硅晶体管或者多晶硅晶体管。
12、可选的，在本申请的一些实施例中，所述第一晶体管的漏电流小于或者等于1*10-12a。
13、可选的，在本申请的一些实施例中，所述第二晶体管的迁移率大于或者等于10cm2/v·s。
14、相应的，本申请实施例还提供一种显示器，所述显示器包括上述任一项所述的存储装置。
15、本申请实施例中存储装置包括信号输入端、信号输出端、锁存单元和控制单元，锁存单元连接在信号输入端与信号输出端之间，锁存单元用于写入及存储数据，控制单元连接在信号输入端与锁存单元之间，控制单元包括第一晶体管、第二晶体管以及控制开关组件，第一晶体管和第二晶体管用于与锁存单元电连接，控制开关组件用于与第一晶体管和第二晶体管电连接，以控制第一晶体管和第二晶体管导通或断开，其中，第一晶体管的漏电流小于第二晶体管的漏电流，第二晶体管的迁移率大于第一晶体管的迁移率。本申请通过在控制单元中同时设置第一晶体管和第二晶体管，并利用控制开关组件控制第一晶体管和第二晶体管导通或断开，使得在写入时能够利用第二晶体管的高迁移率实现存储装置的快速写入，在存储时则能够利用第一晶体管的低漏电流实现存储装置的存储时间长，从而使得存储装置在实现快速写入的同时能够保证存储时间长。
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1.一种存储装置，其特征在于，包括：
2.根据权利要求1所述的存储装置，其特征在于，所述第一晶体管和所述第二晶体管串联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第一控制开关，所述第一控制开关的输入端与所述第一晶体管的输入端电连接，所述第一控制开关的输出端与所述第一晶体管的输出端电连接。
3.根据权利要求2所述的存储装置，其特征在于，所述控制开关组件还包括第二控制开关，所述第二控制开关的输入端与所述第二晶体管的输入端电连接，所述第二控制开关的输出端与所述第二晶体管的输出端电连接。
4.根据权利要求1所述的存储装置，其特征在于，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第三控制开关，所述第三控制开关的输入端与所述信号输入端电连接，所述第三控制开关的输出端与所述第一晶体管的输入端或者所述第二晶体管的输入端电连接，以控制所述第一晶体管和所述第二晶体管导通或断开。
5.根据权利要求1所述的存储装置，其特征在于，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存
6.根据权利要求1所述的存储装置，其特征在于，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第四控制开关和第五控制开关，所述第四控制开关与所述第一晶体管串联连接在所述信号输入端与所述锁存单元之间，所述第五控制开关与所述第二晶体管串联连接在所述信号输入端与所述锁存单元之间。
7.根据权利要求1至6任一项所述的存储装置，其特征在于，所述第一晶体管为氧化物晶体管；所述第二晶体管为单晶硅晶体管或者多晶硅晶体管。
8.根据权利要求1至6任一项所述的存储装置，其特征在于，所述第一晶体管的漏电流小于或者等于1*10-12A。
9.根据权利要求1至6任一项所述的存储装置，其特征在于，所述第二晶体管的迁移率大于或者等于10cm2/V·s。
10.一种显示器，其特征在于，所述显示器包括权利要求1至9任一项所述的存储装置。
...【技术特征摘要】
1.一种存储装置，其特征在于，包括：
2.根据权利要求1所述的存储装置，其特征在于，所述第一晶体管和所述第二晶体管串联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第一控制开关，所述第一控制开关的输入端与所述第一晶体管的输入端电连接，所述第一控制开关的输出端与所述第一晶体管的输出端电连接。
3.根据权利要求2所述的存储装置，其特征在于，所述控制开关组件还包括第二控制开关，所述第二控制开关的输入端与所述第二晶体管的输入端电连接，所述第二控制开关的输出端与所述第二晶体管的输出端电连接。
4.根据权利要求1所述的存储装置，其特征在于，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组件包括第三控制开关，所述第三控制开关的输入端与所述信号输入端电连接，所述第三控制开关的输出端与所述第一晶体管的输入端或者所述第二晶体管的输入端电连接，以控制所述第一晶体管和所述第二晶体管导通或断开。
5.根据权利要求1所述的存储装置，其特征在于，所述第一晶体管和所述第二晶体管并联连接在所述信号输入端与所述锁存单元之间，所述控制开关组...
【专利技术属性】
技术研发人员：白亚梅，王添鸿，
申请(专利权)人：深圳市华星光电半导体显示技术有限公司，
类型：发明
国别省市：
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