【技术实现步骤摘要】
本公开涉及集成电路，具体涉及一种具有时钟网络的电路结构和一种时钟切换控制方法。
技术介绍
1、可编程逻辑器件fpga（field programmable gate array）可以提供用户灵活多变的硬件编程能力。用户可以在fpga芯片上实现各种电路功能，包括各种数字（时序）逻辑功能。fpga内部所有数字逻辑都需要时钟（clock）按照一定的节拍去驱动。芯片内部对于时钟的设计有很多严格要求。大部分情况下，时钟设计要求：时钟源到每个被驱动节点的延迟基本一致，例如误差不超过100ps；时钟源到被驱动节点的延迟尽量小，例如总体延迟大约2.5ns；时钟的对称性足够好，在长距离传输后仍然能基本满足50%的占空比；芯片版图设计需要预留专门的空间用于时钟布局布线。
2、在fpga芯片内部需要设计各类数字电路所需的，用于产生时钟或者控制时钟的功能模块。很多fpga芯片内部还需提供多个时钟通路可供用户灵活使用。这些时钟源可以由外部io端口提供或者经过锁相环电路（pll）进行相位和频率调整后提供给fpga芯片内部的数字ip和可配置逻辑块（clb）使用。这部分通常可以称为全局时钟。一部分应用还需要通过用户逻辑在clb内部产生自定义的数字时钟源。这部分时钟驱动的逻辑节点相对较少，对性能要求也稍低，通常称为局部时钟。对于clb产生的局部时钟，设计上面临很多挑战。fpga内部大部分都是clb基本单元，任意一个clb都可能产生时钟信号和复位信号。
3、目前的clb产生的时钟为了满足以上设计要求，需要寻找性能和成本平衡的合理解决方法。例
4、因此，现有技术还有待改进和提高。
技术实现思路
1、为了解决上述问题中的至少一个问题，以及其他潜在问题中的一个或多个问题，本公开提出了一种具有时钟网络的电路结构，该电路结构可以不增加专用预留空间的情况下增加灵活的局部时钟通路并解决现有技术中面积开销大和局部时钟性能较低的问题。
2、在本公开的第一方面，提供了一种具有时钟网络的电路结构，该电路结构包括：时钟源，用于输出全局时钟信号；复位源，用于输出全局复位信号；可配置逻辑块，被布置成m列和n行阵列，其中m和n均为大于或等于二的整数；时钟树，被设置成在时钟网络中传递全局时钟信号的时钟线所组成的网络，上述时钟树被设置成连接上述时钟源与上述可配置逻辑块；复位树，被设置成在时钟网络中传递复位信号的复位线所组成的网络，上述复位树被设置成连接上述复位源与上述可配置逻辑块；分岔点模块，被设置在上述时钟树和复位树的分岔点处（例如交叉点，三岔点），分岔点模块与上述可配置逻辑块连接，上述分岔点模块包括：具有专门的输入全局时钟信号、全局复位信号、局部时钟信号、局部复位信号的分岔输入端口，具有输出全局时钟信号或局部时钟信号以及输出全局复位信号或局部复位信号的分岔输出端口，用于接收来自上述可配置逻辑块的控制指令的信号切换控制端口，以及根据所收到的控制指令将上述分岔输入端口的输入在上述分岔输出端口输出的选择单元；临近上述分岔点模块的上述可配置逻辑块被配置成分岔点可配置逻辑块，上述分岔点可配置逻辑块被配置为发出用于控制上述分岔点模块的上述选择单元的控制指令；上述控制指令控制上述选择单元将所输入的全局时钟信号与全局复位信号、和/或局部时钟信号与局部复位信号输出为上述全局时钟信号和上述全局复位信号，或者上述控制指令控制上述选择单元将所输入的全局时钟信号与全局复位信号、和/或局部时钟信号与局部复位信号输出为上述局部时钟信号和上述局部复位信号。
3、进一步地，上述分岔点模块的分岔输入端口包括：用于接收全局时钟信号的全局时钟信号输入端口、用于接收全局复位信号的全局复位信号输入端口、用于接收局部时钟信号的局部时钟信号输入端口、用于接收局部复位信号的局部复位信号输入端口；上述分岔点模块的分岔输出端口包括：用于输出由上述全局时钟信号输入端口或上述局部时钟信号输入端口所输入的时钟信号的分岔时钟信号输出端口、用于输出由上述全局复位信号输入端口或上述局部复位信号输入端口所输入的复位信号的分岔复位信号输出端口。
4、进一步地，根据所收到的控制指令将上述分岔输入端口的输入在上述分岔输出端口输出的选择单元是指：上述选择单元被设置成根据上述控制指令控制将所输入的上述全局时钟信号和上述全局复位信号、或者上述局部时钟信号和上述局部复位信号分别从上述分岔时钟信号输出端口和分岔复位信号输出端口输出。
5、进一步地，上述分岔点可配置逻辑块被设置成最邻近上述分岔点模块的四个上述可配置逻辑块中的一个。
6、进一步地，上述控制指令所执行的控制方法包括：上述分岔点可配置逻辑块向上述分岔点模块的上述局部时钟信号输入端口和上述局部复位信号输入端口分别输入局部时钟信号和局部复位信号；同时上述分岔点可配置逻辑块向上述分岔点模块的上述信号切换控制端口发出局部通行控制指令，上述局部通行控制指令控制上述分岔点模块从上述分岔时钟信号输出端口输出上述局部时钟信号以及从上述分岔复位信号输出端口输出上述局部复位信号。
7、进一步地，上述控制指令所执行的控制方法包括：上述分岔点模块的上述全局时钟信号输入端口和上述全局复位信号输入端口分别接收到全局时钟信号和全局复位信号；上述分岔点可配置逻辑块向上述分岔点模块的上述信号切换控制端口发出全局通行控制指令，上述全局通行控制指令控制上述分岔点模块从上述分岔时钟信号输出端口输出上述全局时钟信号以及从上述分岔复位信号输出端口输出上述全局复位信号。
8、进一步地，上述分岔点可配置逻辑块包括：分岔点逻辑块输出端、以及分岔点逻辑块控制端；上述分岔点逻辑块输出端包括：局部时钟输出端和局部复位输出端；以及上述分岔点逻辑块控制端包括：切换控制端。
9、进一步地，上述选择单元包括：多路选择器、逻辑门、三态门、集成门控时钟中的一个或多个。
10、进一步地，上述选择单元与一级或多级的缓冲器连接组成通用选择单元。
11、进一步地，上述分岔点可配置逻辑块的时钟切换控制信号和复位切换控制信号由分岔点可配置逻辑块内部的可配置链（ccff）输出，上述可配置链（ccff）包括一个或多个d触发器（dff）；或者，上述分岔点可配置本文档来自技高网...
【技术保护点】
1.一种具有时钟网络的电路结构，其特征在于，包括：
2.根据权利要求1所述的电路结构，其特征在于，
3.根据权利要求2所述的电路结构，其特征在于，
4.根据权利要求1所述的电路结构，其特征在于，
5.根据权利要求2所述的电路结构，其特征在于，所述控制指令所执行的控制方法包括：
6.根据权利要求2所述的电路结构，其特征在于，所述控制指令所执行的控制方法包括：
7.根据权利要求1所述的电路结构，其特征在于，所述分岔点可配置逻辑块包括：分岔点逻辑块输出端、以及分岔点逻辑块控制端；
8.根据权利要求1所述的电路结构，其特征在于，
9.根据权利要求1所述的电路结构，其特征在于，
10.根据权利要求1所述的电路结构，其特征在于，
11.根据权利要求1所述的电路结构，其特征在于，
12.一种时钟切换控制方法，其特征在于，
【技术特征摘要】
1.一种具有时钟网络的电路结构，其特征在于，包括：
2.根据权利要求1所述的电路结构，其特征在于，
3.根据权利要求2所述的电路结构，其特征在于，
4.根据权利要求1所述的电路结构，其特征在于，
5.根据权利要求2所述的电路结构，其特征在于，所述控制指令所执行的控制方法包括：
6.根据权利要求2所述的电路结构，其特征在于，所述控制指令所执行的控制方法包括：
【专利技术属性】
技术研发人员：覃碨珺，潘毅宏，唐希凡，
申请(专利权)人：上海芯璐科技有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。