【技术实现步骤摘要】
本专利技术属于集成电路，涉及集成电路可制造性设计中模拟电路成品率优化。具体涉及一种基于偏好学习模型的模拟电路成品率优化方法。本方法能够大幅减少模拟电路成品率优化所需的仿真次数。
技术介绍
1、据现有技术记载，随着半导体制造工艺特征尺寸缩小至纳米尺度，工艺扰动对模拟电路的成品率产生了巨大影响，模拟电路设计中可靠性挑战日益严峻，近来工业界日益关注模拟电路成品率优化问题[1]。
2、通常，模拟电路成品率优化采用迭代优化循环，在每一次迭代优化步骤中，需调整设计参数，如晶体管的宽长等，然后执行非常耗时的成品率分析。成品率分析一般采用不同工艺角下仿真或蒙特卡洛仿真，需要执行上千次仿真才能保证成品率分析结果准确，因此模拟电路成品率优化的时间成本极高，减少模拟电路成品率优化的整体仿真时间成为最迫切需求。
3、关于模拟电路成品率优化问题，目前主要的方法包括以下三类。
4、基于工艺角的方法[2]-[4]，该方法优化模拟电路在所有工艺角下的“最差”性能。这种处理方式避免了代价高昂的成品率分析过程，但优化结果精度不高，且经常导致过度设计。此外，若工艺空间维度很高，这种方法搜索“最差”性能的代价高昂。
5、基于蒙特卡洛(monte carlo,mc)的方法，由于其高精度和通用性被广泛使用。文献[5,6]将最佳计算预算分配(optimal computational budget allocation,ocba)技术应用于mc加速，利用进化算法进行优化问题求解。文献[7]采用核密度估计方法进行成品率建模，并提
6、基于代理模型(surrogate model)的方法，文献[10]试图建立一个电路性能的代理模型来代替昂贵的电路仿真，从而降低成品率优化的成本。然而，这些方法往往需要大量的仿真样本点来保证建模的准确性，并且建模所需的样本点数量随工艺空间维度指数增长[8]，在finfet先进工艺下，建立代理模型的难度极大。
7、有研究公开了，变尺度采样(scaled-sigma sampling，sss)[11]方法已成功应用于sram电路的成品率分析和优化。由于sram电路的失效率极低，变尺度采样方法人为地增加了工艺扰动所服从高斯分布的标准差σ值，例如芯片代工厂提供的标准差为1，而sss方法将其提升到3，从而提升设计点的失效率，降低了成品率分析的仿真成本。文献[7，8]表明，采用sss方法执行成品率分析不会改变两个设计点的成品率优劣关系。此外，本研究团队发现模拟电路不同设计点成品率之间的差异，可以通过改变工艺标准差σ值放大。
8、如图1所示，横轴表示工艺参数扰动所服从高斯分布标准差σ，纵轴表示电荷泵电路(参见图8)的成品率，不同颜色的曲线对应不同的设计点。可以看出，随着工艺参数的标准差σ增大，工艺扰动幅度增加，设计点成品率明显降低。更重要的是，任意两个设计点间的成品率差距随着σ变化而变化，一般设计点间成品率差距最大的地方主要在σ＝[2，2.5]。例如，设计点1和设计点3之间的成品率差距从原来的0.3％(σ＝1)变为6％(σ＝2.5)，这意味着如果采用σ＝2.5进行成品率分析，最多只需要200个仿真样本就足以区分它们。但是，并不是任意两个设计点成品率之间的差距都在σ＝2.5时达到最大。例如，图1中设计点2和设计点4的成品率差距从15％(σ＝1)减小到2％(σ＝2.5)，因此此时应采用σ＝1进行成品率分析以提升成品率分析效率。为此，必须在优化过程中动态选择不同的σ值来最大化成品率差距，而不能使用预设的固定σ值。
9、目前国际上先进的模拟电路成品率优化方法[8,9]采用高斯过程回归(gaussianprocess regression,gpr)模型，它是针对成品率的连续性模型。
10、基于现有技术的现状，针对现有模拟电路成品率优化方法中优化效率低的问题，本申请的专利技术人拟提出一种基于偏好学习模型的模拟电路成品率优化方法，其中采用高斯过程分类gpc模型对多尺度采样成品率的比较结果进行建模，尤其是一种基于比较的离散型模型。通过动态选择设计点处的σ值，最大化设计点间的成品率差距，以较小仿真代价获取设计点成品率比较结果，降低仿真成本。
11、与本专利技术相关的现有技术有，
12、[1]g.gielen,t.eeckelaert,e.martens,and t.mcconaghy,“automatedsynthesis of complex analog circuits,”in european conference on circuittheory and design,2007.
13、[2]r.schwencker,f.schenkel,m.pronath,and h.graeb,“analog circuitsizing using adaptive worst-case parameter sets,”in proc.date,2002.
14、[3]m.barros,j.guilherme,and n.horta,“analog circuits optimizationbased on evolutionary computation techniques,”integration,the vlsi journal,2010.
15、[4]m.sengupta,s.saxena,l.daldoss,g.kramer,s.minehane,and j.cheng,“application-specific worst case corners using response surfaces andstatistical models,”ieee tcad,2005.
16、[5]b.liu,f.v.fernandez,and g.g.gielen,“efficient and accuratestatistical analog yield optimization and variation-aware circuit sizingbased on computational intelligence techniques,”ieee tcad,2011.
17、[6]i.guerra-gomez,e.tlelo-cuautle,and l.g.de la fraga,“ocba in theyield optimization of analog integrated circuits by本文档来自技高网...
【技术保护点】
1.一种基于偏好学习模型的模拟电路成品率优化方法，其特征是，其包括，首先，基于偏好学习方法将模拟电路成品率优化问题转化为排序得分优化问题；第二，采用高斯过程分类模型对不同设计点成品率的比较结果建模；第三，采用多置信度建模方法对不同工艺参数标准差下的成品率进行建模，并基于该模型选择代表点，近似计算排序得分；第四，利用偏好贝叶斯优化进行求解，其中汤普森采样获取函数平衡优化中利用和探索过程，不断迭代直到成品率满足要求或达到最大迭代次数；具体包括：
2.按权利要求1中所述的方法，其特征是，所述步骤1中，基于偏好学习的方法，将模拟电路成品率优化问题转化为排序得分优化问题；
3.按权利要求1所述的方法，其特征是，所述步骤2中，进行数据集初始化，采用基于TT工艺角性能优化方法获取Ninit个先验解，并执行低精度成品率分析，作为偏好贝叶斯优化热启动的数据集初始点，并将当前最优设计点加入最优成品率候选集B(Basket)；包括以下子步骤：
4.按权利要求1所述的方法，其特征是，所述步骤3中，采用高斯过程分类模型对数据集中不同设计点成品率的比较结果建模；
<...【技术特征摘要】
1.一种基于偏好学习模型的模拟电路成品率优化方法，其特征是，其包括，首先，基于偏好学习方法将模拟电路成品率优化问题转化为排序得分优化问题；第二，采用高斯过程分类模型对不同设计点成品率的比较结果建模；第三，采用多置信度建模方法对不同工艺参数标准差下的成品率进行建模，并基于该模型选择代表点，近似计算排序得分；第四，利用偏好贝叶斯优化进行求解，其中汤普森采样获取函数平衡优化中利用和探索过程，不断迭代直到成品率满足要求或达到最大迭代次数；具体包括：
2.按权利要求1中所述的方法，其特征是，所述步骤1中，基于偏好学习的方法，将模拟电路成品率优化问题转化为排序得分优化问题；
3.按权利要求1所述的方法，其特征是，所述步骤2中，进行数据集初始化，采用基于tt工艺角性能优化方法获取ninit个先验解，并执行低精度成品率分析，作为偏好贝叶斯优化热启动的数据集初始点，并将当前最优设计点加入最优成品率...
【专利技术属性】
技术研发人员：曾璇，严昌浩，杨帆，周电，王孝东，
申请(专利权)人：复旦大学，
类型：发明
国别省市：
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