【技术实现步骤摘要】
本申请涉及存内计算，特别是涉及一种基于dram的高能效存算一体架构、数据处理方法和设备。
技术介绍
1、传统的计算机包括处理器和存储器，处理器与存储器之间通过数据总线互连，当计算机需要进行运算时，处理器需要从存储器中读取数据以进行运算，并将运算得到的结果写回存储器中存储。随着人工智能的广泛应用，算法参数呈现指数型增长，带来大规模的数据搬移，可见，计算架构对存储带宽要求的日益增加。因此，出现了存算一体架构，在芯片设计过程中，不再区分存储单元和计算单元，真正实现存算融合，减少数据搬移距离，提升系统能效。
2、然而，现有的存算一体架构中计算单元占用了较大的芯片面积。
技术实现思路
1、基于此，有必要针对上述技术问题，提供一种能够减少计算单元占用芯片面积的基于dram的高能效存算一体架构、数据处理方法和设备。
2、第一方面，本申请提供了一种基于dram的高能效存算一体架构。该高能效存算一体架构包括存储单元和计算单元；
3、该计算单元，用于根据动态随机存取存储器dram中模型的权重数据中比特位信息的读取顺序，从该存储单元中读取该模型的权重数据中位于第一比特位的第一比特位信息；
4、该计算单元，用于获取与该第一比特位对应的第二比特位的第二比特位信息，并基于该第一比特位信息和该第二比特位信息，确定比特位对所对应的初始计算结果；该第二比特位为输入数据中的一个比特位，该比特位对包括该第一比特位和该第二比特位；
5、该计算单元，还用于基于各比
6、在其中一个实施例中该计算单元，还用于确定该第一比特位信息与该第二比特位信息的乘积结果，根据该乘积结果确定该初始计算结果。
7、在其中一个实施例中，该高能效存算一体架构还包括全局缓冲区；
8、该计算单元，还用于将该输入数据的识别结果发送至该全局缓冲区；
9、该全局缓冲区，用于存储该识别结果，并将该识别结果发送至目的地址；该目的地址包括该dram中的存储单元和计算单元中的至少一个。
10、在其中一个实施例中，该高能效存算一体架构还包括地址搜索单元、地址控制单元以及地址解码单元；
11、该地址搜索单元，用于确定该模型的权重数据对应的存储地址，并将该存储地址发送至该地址控制单元；该存储地址为该权重数据在该dram中的地址；
12、该地址控制单元，用于将该存储地址发送至该地址解码单元，并控制该地址解码单元激活该dram中该存储地址对应的字线，使得该计算单元在该存储地址对应的字线处于激活状态的情况下，从该dram中读取该模型的权重数据。
13、第二方面，本申请还提供了一种数据处理方法。该方法应用于如权利要求1-4任意一项该的基于dram的高能效存算一体架构，其特征在于，该方法包括：
14、根据动态随机存取存储器dram中模型的权重数据中比特位信息的读取顺序，从该存储单元中读取该模型的权重数据中位于第一比特位的第一比特位信息；
15、获取与该第一比特位对应的第二比特位的第二比特位信息，并基于该第一比特位信息和该第二比特位信息，确定比特位对所对应的初始计算结果；该第二比特位为输入数据中的一个比特位，该比特位对包括该第一比特位和该第二比特位；
16、基于各该比特位对所对应的初始计算结果，得到该输入数据的识别结果。
17、在其中一个实施例中，该基于该第一比特位信息和该第二比特位信息，确定比特位对所对应的初始计算结果，包括：
18、确定该第一比特位信息与该第二比特位信息的乘积结果，根据该乘积结果确定该初始计算结果。
19、在其中一个实施例中，该方法还包括：
20、将该识别结果存储至全局缓冲区，并将该识别结果发送至目的地址；该目的地址包括该dram中的存储单元、计算单元中的至少一个。
21、在其中一个实施例中，该方法还包括：
22、确定该模型的权重数据对应的存储地址，并将该存储地址发送至该地址控制单元；该存储地址为该权重数据在该dram中的地址；
23、将该存储地址发送至该地址解码单元，并控制该地址解码单元激活该dram中该存储地址对应的字线，使得该计算单元在该存储地址对应的字线处于激活状态的情况下，从该dram中读取该模型的权重数据。
24、在其中一个实施例中，该方法还包括：
25、利用灵敏放大器对目标字线对应的电压值进行放大处理，得到放大后的电压值；该目标位线是该第一比特位对应的该dram的位线；
26、根据该放大后的电压值，获取该模型的权重数据中位于第一比特位的第一比特位信息。
27、第三方面，本申请还提供了一种计算机设备。该计算机设备包括存储器和处理器，该存储器存储有计算机程序，该处理器执行该计算机程序时实现以上方法的步骤。
28、第四方面，本申请还提供了一种计算机可读存储介质。该计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以上方法的步骤。
29、第五方面，本申请还提供了一种计算机程序产品。该计算机程序产品，包括计算机程序，该计算机程序被处理器执行时实现以上方法的步骤。
30、上述基于dram的高能效存算一体架构、数据处理方法和设备，计算单元，用于根据动态随机存取存储器dram中模型的权重数据中比特位信息的读取顺序，从存储单元中读取模型的权重数据中位于第一比特位的第一比特位信息。计算单元，用于获取与第一比特位对应的第二比特位的第二比特位信息，并基于第一比特位信息和第二比特位信息，确定比特位对所对应的初始计算结果；第二比特位为输入数据中的一个比特位，比特位对包括第一比特位和第二比特位。计算单元，还用于基于各比特位对所对应的初始计算结果，得到输入数据的识别结果。传统技术中，计算单元对输入数据与模型的权重数据进行计算时，需要设计高位宽乘法器加法器，而本申请实施例中是将输入数据中与模型的权重数据的第一比特位对应的第二比特位信息，与模型的权重数据的第一比特位进行计算后得到初始结果，再根据多个初始结果得到输入数据的识别结果，由于本申请实施例中是将权重数据在时间域进行展开，每周期只计算一组比特对，以实现多比特数据的计算，不需要设计高位宽乘法器加法器，能够避免高比特位宽的计算单元开销，降低计算单元所占芯片的面积，提高系统的性能。
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1.一种基于DRAM的高能效存算一体架构，其特征在于，所述高能效存算一体架构包括存储单元和计算单元；
2.根据权利要求1所述的高能效存算一体架构，其特征在于，
3.根据权利要求2所述的高能效存算一体架构，其特征在于，所述高能效存算一体架构还包括全局缓冲区；
4.根据权利要求3所述的高能效存算一体架构，其特征在于，所述高能效存算一体架构还包括地址搜索单元、地址控制单元以及地址解码单元；
5.一种数据处理方法，所述方法应用于如权利要求1-4任意一项所述的基于DRAM的高能效存算一体架构，其特征在于，所述方法包括：
6.根据权利要求5所述的方法，其特征在于，所述基于所述第一比特位信息和所述第二比特位信息，确定比特位对所对应的初始计算结果，包括：
7.根据权利要求6所述的方法，其特征在于，所述方法还包括：
8.根据权利要求5所述的方法，其特征在于，所述方法还包括：
9.根据权利要求5至8任意一项所述的方法，其特征在于，所述方法还包括：
10.一种计算机设备，包括存储器和处理器，所述
...【技术特征摘要】
1.一种基于dram的高能效存算一体架构，其特征在于，所述高能效存算一体架构包括存储单元和计算单元；
2.根据权利要求1所述的高能效存算一体架构，其特征在于，
3.根据权利要求2所述的高能效存算一体架构，其特征在于，所述高能效存算一体架构还包括全局缓冲区；
4.根据权利要求3所述的高能效存算一体架构，其特征在于，所述高能效存算一体架构还包括地址搜索单元、地址控制单元以及地址解码单元；
5.一种数据处理方法，所述方法应用于如权利要求1-4任意一项所述的基于dram的高能效存算一体架构，其特征在于，所述...
【专利技术属性】
技术研发人员：尹首一，岳志恒，韩慧明，胡杨，魏少军，
申请(专利权)人：清华大学，
类型：发明
国别省市：
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