【技术实现步骤摘要】
本专利技术涉及一种半导体集成电路，特别是涉及一种闪存的参考阵列电压控制电路。
技术介绍
1、如图1所示，是现有闪存的存储单元101的电路结构示意图；如图2所示，是现有闪存的存储单元101的剖面结构示意图；现有闪存如闪存包括多个存储单元101，由多个所述存储单元101排列形成闪存的阵列结构。
2、各所述存储单元101都采用分离栅浮栅器件。
3、如图2所示，所述分离栅浮栅器件包括：对称的第一源漏区205a和第二源漏区206，位于所述第一源漏区205a和所述第二源漏区205b之间的多个分离的具有浮栅104的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构103；所述第一栅极结构中具有位于所述浮栅104顶部的控制栅105。
4、所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个，分别用标记102a和102b表示。
5、所述分离栅浮栅器件为n型器件，所述第一源漏区205a和所述第二源漏区205b都由n+区组成。
6、p型掺杂的沟道区位于所述第一源漏区205a和所述第二源漏区205b之间且被各所述第一栅极结构和所述第二栅极结构103所覆盖。所述第一源漏区205a和所述第二源漏区205b都形成于p型半导体衬底201且和对应的两个所述第一栅极结构的外侧面自对准，所述沟道区之间由所述第一源漏区205a和所述第二源漏区205b之间的所述p型半导体衬底201组成或者进一步在所述p型半导体衬底201上进行掺杂形成。
7、所述存储单元101的所述第二源漏区205b
8、所述存储单元101的所述第一源漏区205a连接第一源漏电极，第一源漏电极会连接到位线bl0。
9、各所述第一栅极结构由隧穿介质层202、所述浮栅104、控制栅介质层203和所述控制栅105叠加而成。
10、各所述第二栅极结构103由字线栅介质层204和字线栅106叠加而成。
11、所述控制栅105连接到对应的控制栅线，所述字线栅106连接到字线wl。图1中，所述存储单元101包括两个所述第一栅极结构，故所述控制栅线也包括两根，分别用cg0和cg1表示，第一栅极结构102a的所述控制栅105连接到控制栅线cg0，第一栅极结构102b的所述控制栅105连接到控制栅线cg1。
12、对所述存储单元101的操作包括：擦除(erase)、编程(program)和读(read)，以图1中的所述第一栅极结构102a中的所述浮栅104所对应的存储位‘a’为例，3种操作电压请参考表一所示：
13、表一
14、 cg0 wl cg1 bl0 bl1 erase -7v 8v -7v 0v 0v prog 8v 1.5v 5v 5v idp read 0v 3.5v 5v 0v isense
15、表一中，erase表示擦除，prog表示编程即写，read表示读，idp表示位线编程电流，isense表示感测电流即读取电流。cg0表示第一栅极结构102a的所述控制栅105的电压，wl表示第二栅极结构103的字线栅106的电压，cg1表示第一栅极结构102b的所述控制栅105的电压，bl0表示位线bl0的电压，bl1表示位线bl1的信号。
16、可以看出，在擦除时，cg0和cg1都是-7v，wl为8v，bl0和bl1都是0v，这样，在cg0和wl的较大电压差的作用下实现对存储位‘a’的擦除；通常，cg1和wl的电压作用下，还会对所述第一栅极结构102b中的所述浮栅104所对应的存储位进行擦除。
17、编程即写入时，wl为1.5v和cg1位5v，分别能使所述第二栅极结构103和所述第一栅极结构102b所控制的沟道导通，cg0为8v，bl0为5v以及bl1加编程电流idp，这样，编程电流idp会通过所述第一栅极结构102b和所述第二栅极结构103所控制的沟道向bl0流动，在bl0的5v电压作用下会形成热载流子，热载流子在cg0的8v的高压作用下会注入到存储位‘a’对应的所述浮栅104中。
18、读取时，cg0为0v，这样，cg0对应的所述第一栅极结构102a的沟道将完全由存储位‘a’的状态确定，wl的3.5v电压以及cg1的5v电压所述第二栅极结构103和所述第一栅极结构102b所控制的沟道导通，bl0为0v即接地，bl1则能读出读取电流即isense。在灵敏放大器中，读取电流isense会作为存储单元电流，灵敏放大器会将isense和参考电流进行比较，来实现对数据的读取。
19、参考电流需要采用参考电路实现，现有参考电路采用和存储单元101相同结构的参考单元。在读取过程中，所述参考单元和所述存储单元所加的控制栅线读取电压和字线读取电压相同。
20、如图3所示，是现有闪存的参考阵列电压控制电路的电路结构示意图；现有闪存的参考阵列电压控制电路包括：闪存的阵列结构301包括主阵列和参考阵列。图3中没有明确细分出所述主阵列和所述参考阵列。
21、所述主阵列中具有存储单元101，所述参考阵列中具有参考单元，在读取过程中，所述参考单元用于形成参考电流，所述参考电流用于和所述存储单元101的单元电流进行比较。
22、读取时，电荷泵302提供控制栅线读取电压vcgr和字线读取电压vwlr。
23、控制栅线读取电压vcgr和字线读取电压vwlr会输入到控制电路303，控制电路303再将控制栅线读取电压vcgr和字线读取电压vwlr输入到行译码器304。
24、所述行译码器304选定所述参考单元所对应的所述参考控制栅线rcg、所述参考字线rwl和所述选定存储单元101所对应的所述控制栅线cg和所述字线wl。控制栅线读取电压vcgr会同时加到选定的所述参考控制栅线rcg和本文档来自技高网...
【技术保护点】
1.一种闪存的参考阵列电压控制电路，其特征在于，闪存的阵列结构包括主阵列和参考阵列；
2.如权利要求1所述的闪存的参考阵列电压控制电路，其特征在于：读取时，所述电荷泵还提供字线读取电压；
3.如权利要求1所述的闪存的参考阵列电压控制电路，其特征在于：所述第一二极管采用二极管连接的NMOS管或者采用二极管连接的PMOS管。
4.如权利要求2所述的闪存的参考阵列电压控制电路，其特征在于：所述第二二极管采用二极管连接的NMOS管或者采用二极管连接的PMOS管。
5.如权利要求1所述的闪存的参考阵列电压控制电路，其特征在于：所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。
6.如权利要求5所述的闪存的参考阵列电压控制电路，其特征在于：所述分离栅浮栅器件为N型器件，所述第一源漏区和所述第二源漏区都由N+区组成；
7.如权利要求5所述的闪存的参考阵列电压控制电路，其特征在于：在所述主阵列中，同一行上的各所述存储单元的位于相同行的所述第二栅极结构都连接到同一行的字线，同一行上的各所述存储单元的位于相同行
8.如权利要求5所述的闪存的参考阵列电压控制电路，其特征在于：各所述第一栅极结构由隧穿介质层、所述浮栅、控制栅介质层和所述控制栅叠加而成；
9.如权利要求8所述的闪存的参考阵列电压控制电路，其特征在于：所述浮栅的材料包括多晶硅，所述控制栅的材料包括多晶硅，所述字线栅的材料包括多晶硅。
10.如权利要求1所述的闪存的参考阵列电压控制电路，其特征在于：所述闪存还包括灵敏放大器，通过所述灵敏放大器读取选定存储单元的单元电流并和所述参考电流进行比较。
11.如权利要求2所述的闪存的参考阵列电压控制电路，其特征在于：所述参考阵列电压控制电路还包括控制电路主模块，读取时，所述控制电路主模块的输入端连接所述电荷泵提供的所述控制栅线读取电压、所述第二控制栅线读取电压、所述字线读取电压和所述第二字线读取电压；
12.如权利要求5所述的闪存的参考阵列电压控制电路，其特征在于：所述参考单元的一个存储位为编程位以及另一个存储位为擦除位，在读取时，所述参考电压的擦除位接地；
...【技术特征摘要】
1.一种闪存的参考阵列电压控制电路，其特征在于，闪存的阵列结构包括主阵列和参考阵列；
2.如权利要求1所述的闪存的参考阵列电压控制电路，其特征在于：读取时，所述电荷泵还提供字线读取电压；
3.如权利要求1所述的闪存的参考阵列电压控制电路，其特征在于：所述第一二极管采用二极管连接的nmos管或者采用二极管连接的pmos管。
4.如权利要求2所述的闪存的参考阵列电压控制电路，其特征在于：所述第二二极管采用二极管连接的nmos管或者采用二极管连接的pmos管。
5.如权利要求1所述的闪存的参考阵列电压控制电路，其特征在于：所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个。
6.如权利要求5所述的闪存的参考阵列电压控制电路，其特征在于：所述分离栅浮栅器件为n型器件，所述第一源漏区和所述第二源漏区都由n+区组成；
7.如权利要求5所述的闪存的参考阵列电压控制电路，其特征在于：在所述主阵列中，同一行上的各所述存储单元的位于相同行的所述第二栅极结构都连接到同一行的字线，同一行上的各所述存储单元的位...
【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：
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