半导体器件沟槽结构的制作方法及半导体器件技术

本发明专利技术公开了一种半导体器件沟槽结构的制作方法及半导体器件，通过对

【技术实现步骤摘要】
半导体器件沟槽结构的制作方法及半导体器件


[0001]本专利技术是关于半导体工艺
，特别是关于一种半导体器件沟槽结构的制作方法及半导体器件
。

技术介绍

[0002]半导体器件在制作时往往需要在半导体主体上形成将不同层的电引出至表面且能对其上不同类型器件实现相互隔离的沟槽结构
。
现有技术的半导体器件沟槽结构的制作，往往是先进行其中一类沟槽结构
(MTI)
的制作，用于半导体主体内埋层的电引出，再进行另一类沟槽结构
(DTI)
的制作，用于半导体主体内衬底的电引出
。
然而，上述制作方法通常采用掩膜分别进行两次刻蚀，工艺步骤繁杂
。
基于此，申请号为
202210107483.X
的专利技术专利，提出了采用单掩模同时形成
MTI
的沟槽和
DTI
的沟槽，然后进行
MTI
的制作，后在进行
DTI
多晶硅填充之前，使用干各向同性多晶硅蚀刻
(r/>通过
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【技术保护点】

【技术特征摘要】
1.
一种半导体器件沟槽结构的制作方法，其特征在于，包括：提供半导体主体，所述半导体主体包括具有第一掺杂类型的衬底，设置在所述衬底之上的具有第二掺杂类型的埋层，以及设置在所述埋层之上的具有第一掺杂类型的外延层，所述第二掺杂类型与所述第一掺杂类型相反；在所述外延层的顶表面上形成硬掩膜层；在所述硬掩模层内形成贯穿所述硬掩模层的第一沟槽开口且在所述半导体主体中形成与所述第一沟槽开口对准的第一沟槽，并在所述半导体主体中形成第二沟槽，所述第一沟槽从所述外延层的顶表面延伸到所述埋层中，所述第二沟槽从所述外延层的顶表面延伸到所述衬底中；沉积第一介电层，使所述第一介电层填充于所述第一沟槽开口内以封闭所述第一沟槽；在所述第二沟槽中形成第二沟槽结构，所述第二沟槽结构被配置为将所述衬底电连接至所述外延层的顶表面；去除所述第一沟槽开口内的所述第一介电层；在所述第一沟槽中沉积第一导电材料，所述第一导电材料被配置为将所述埋层电连接至所述外延层的顶表面
。2.
如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，使用单个软掩膜层在所述硬掩模层内同时形成贯穿所述硬掩模层的第一沟槽开口和第二沟槽开口，以及同时在所述半导体主体中形成与所述第一沟槽开口对准的第一沟槽
、
与第二沟槽开口对准的第二沟槽
。3.
如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，所述第一沟槽的宽度小于所述第二沟槽的宽度
。4.
如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于：包括：沉积第一介电层，所述第一介电层形成于所述第二沟槽的内壁上
、
所述第一沟槽的内壁上以及填充所述第一沟槽开口内；采用等离子体各向同性蚀刻以去除所述第二沟槽内壁上的所述第一介电层
。5.
如权利要求4所述的半导体器件沟槽结构的制作方法，其特征在于，所述硬掩膜层具有一定的厚度范围，所述厚度范围被限定为：当所述第二沟槽的内壁上的所述第一介电层被去除后，所述第一沟槽开口内的所述第一介电层仍封堵所述第一沟槽开口顶部
。6.
如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，不均匀的进行所述第一介电层的沉积，以使所述第一沟槽开口顶部的所述第一介电层沉积的厚度大于所述第一沟槽的内壁上的所述第一介电层沉积的厚度
。7.
如权利要求1所述的半导体器件沟槽结构的制作方法，其特征在于，包括：采用干法蚀刻和
/

【专利技术属性】
技术研发人员：马小波，
申请(专利权)人：思瑞浦微电子科技上海有限责任公司，
类型：发明
国别省市：