半导体器件隔离沟槽结构的制作方法技术

本发明专利技术公开了半导体器件隔离沟槽结构的制作方法，不采用干法或湿法蚀刻去除第二沟槽和

【技术实现步骤摘要】
半导体器件隔离沟槽结构的制作方法


[0001]本专利技术是关于半导体工艺
，特别是关于一种半导体器件隔离沟槽结构的制作方法
。

技术介绍

[0002]半导体器件在制作时往往需要在半导体主体上形成将不同层的电引出至表面且能对其上不同类型器件实现相互隔离的沟槽结构
。
现有技术的半导体器件沟槽结构的制作，往往是先进行其中一类沟槽结构
(MTI)
的制作，再进行其他类沟槽结构
(DTI)
的制作
。
且在制作
MTI
时，多晶硅填充后，会同样在
DTI
的沟槽内形成多晶硅层，此时，在制作
DTI
时，会使用干各向同性多晶硅蚀刻
(
通过
SF6、CF4
或
XeF2
等
)
或湿各向同性多晶硅蚀刻
(
例如，
HF+HNO3+
乙酸
)
来去除
DTI
沟槽中的掺杂多晶硅
。
然而，从深窄的
DTI
沟槽中完全去除掺杂多晶硅聚体困难非常大，同时该工艺条件在大规模的生产中也很难控制
。
[0003]公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术
。

技术实现思路

[0004]本专利技术的目的在于提供一种半导体器件隔离沟槽结构的制作方法，其能够有效解决现有技术中的问题
。
[0005]为实现上述目的，本专利技术的实施例提供了一种半导体器件隔离沟槽结构的制作方法，包括：提供半导体主体，在所述半导体主体中形成第一沟槽和第二沟槽，所述第一沟槽的宽度小于所述第二沟槽的宽度；沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽内以及形成在所述第二沟槽的内壁上；对所述第二沟槽的内壁上的所述第一导电材料进行氧化，以形成沟槽氧化物层；去除所述第二沟槽的内壁上的沟槽氧化物层；沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内；去除所述半导体主体表面的第二导电材料
。
[0006]在本专利技术的一个或多个实施方式中，在所述半导体主体中形成第一沟槽和第二沟槽之前，还包括在所述半导体表面形成硬掩膜层的步骤，所述硬掩膜层包括形成于所述半导体表面的第一氧化物层，形成于所述第一氧化物层表面的第一氮化物层以及形成于所述第一氮化物层表面的第二氧化物层，所述第二氧化物层具有一定的厚度范围，所述厚度范围被限定为：当所述第二沟槽的内壁上的所述第一导电材料被完全氧化后，所述第一沟槽内的第一导电材料在所述厚度范围内的第二氧化物层的作用下仍高于所述半导体主体表面
。
[0007]在本专利技术的一个或多个实施方式中，沉积具有第一掺杂类型的第二导电材料的步骤之前，还包括：于所述第二沟槽的内壁上形成衬垫氧化物层；沉积介电层，使得所述介电层形成于所述第二沟槽内的衬垫氧化物层上；去除所述第二沟槽底壁上的所述介电层和所述衬垫氧化物层
。
[0008]在本专利技术的一个或多个实施方式中，沉积具有第二掺杂类型的第一导电材料，包括：一次性沉积第一导电材料，使其完全填充于所述第一沟槽内；或者，分两次进行所述第一导电材料的沉积，第二次沉积所述第一导电材料之前，对所述第一沟槽内第一次沉积的第一导电材料进行蚀刻
。
[0009]在本专利技术的一个或多个实施方式中，对所述第二沟槽的内壁上的所述第一导电材料进行氧化的步骤之前，还包括：去除所述第二沟槽的底壁上的所述第一导电材料
。
[0010]在本专利技术的一个或多个实施方式中，对所述第二沟槽的内壁上的所述第一导电材料进行氧化的步骤之前，还包括：在所述第二沟槽的底部注入具有第一掺杂类型的导电材料
。。
[0011]在本专利技术的一个或多个实施方式中，对所述第二沟槽的内壁上的所述第一导电材料进行湿法氧化以形成沟槽氧化物层
。
[0012]在本专利技术的一个或多个实施方式中，通过
DHF
或者
BOE
湿法工艺去除所述第二沟槽内壁上的沟槽氧化物层
。
[0013]在本专利技术的一个或多个实施方式中，采用热氧化工艺在所述第二沟槽内壁上形成衬垫氧化物层
。
[0014]在本专利技术的一个或多个实施方式中，在沉积具有第二掺杂类型的第一导电材料的步骤之前，还包括，在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层的步骤；去除所述第二沟槽内壁上的沟槽氧化物层的同时，部分或全部去除所述第二沟槽侧壁上的阻挡层
。
[0015]在本专利技术的一个或多个实施方式中，在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层，包括：在所述第一沟槽的内壁和所述第二沟槽的内壁上形成阻挡层；去除所述第一沟槽的底壁和所述第二沟槽的底壁上的阻挡层
。
[0016]在本专利技术的一个或多个实施方式中，在所述第一沟槽的侧壁和所述第二沟槽的侧壁上形成阻挡层的步骤之前，还包括：在所述第一沟槽的内壁和所述第二沟槽的内壁上生长牺牲氧化物层；去除所述牺牲氧化物层
。
[0017]在本专利技术的一个或多个实施方式中，在所述半导体主体中形成第一沟槽和第二沟槽的同时，还在所述半导体主体中形成第三沟槽，所述第三沟槽的宽度大于所述第一沟槽的宽度且小于所述第二沟槽的宽度；沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽内以及形成于所述第二沟槽的内壁上的同时，也形成于所述第三沟槽的内壁上；对所述第二沟槽的内壁上的所述第一导电材料进行氧化的同时，对所述第三沟槽的内壁上的所述第一导电材料进行氧化，以形成沟槽氧化物层；去除所述第二沟槽的内壁上的沟槽氧化物层的同时，去除所述第三沟槽的内壁上的沟槽氧化物层；沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内的同时，填充于所述第三沟槽内；去除所述半导体主体表面的第二导电材料
。
[0018]在本专利技术的一个或多个实施方式中，对所述第二沟槽和所述第三沟槽的内壁上的所述第一导电材料进行氧化的步骤之前，还包括：去除所述第二沟槽和所述第三沟槽的底壁上的所述第一导电材料
。
[0019]在本专利技术的一个或多个实施方式中，对所述第二沟槽的内壁和所述第三沟槽的内壁上的所述第一导电材料进行湿法氧化以形成沟槽氧化物层
。
[0020]在本专利技术的一个或多个实施方式中，通过
DHF
或者
BOE
湿法工艺去除所述第二沟槽内壁以及第三沟槽内壁上的沟槽氧化物层
。
[0021]在本专利技术的一个或多个实施方式中，采用热氧化工艺在所述第二沟槽内壁和第三沟槽内壁上形成衬垫氧化物层
。
[0022]在本专利技术的一个或多个实施方式中，在沉积具有第二掺杂本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种半导体器件隔离沟槽结构的制作方法，其特征在于，包括：提供半导体主体，在所述半导体主体中形成第一沟槽和第二沟槽，所述第一沟槽的宽度小于所述第二沟槽的宽度；沉积具有第二掺杂类型的第一导电材料，使得所述第一导电材料填充于所述第一沟槽内以及形成在所述第二沟槽的内壁上；对所述第二沟槽的内壁上的所述第一导电材料进行氧化，以形成沟槽氧化物层；去除所述第二沟槽的内壁上的沟槽氧化物层；沉积具有第一掺杂类型的第二导电材料，使得所述第二导电材料填充于所述第二沟槽内；去除所述半导体主体表面的第二导电材料
。2.
如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，在所述半导体主体中形成第一沟槽和第二沟槽之前，还包括在所述半导体表面形成硬掩膜层的步骤，所述硬掩膜层包括形成于所述半导体表面的第一氧化物层，形成于所述第一氧化物层表面的第一氮化物层以及形成于所述第一氮化物层表面的第二氧化物层，所述第二氧化物层具有一定的厚度范围，所述厚度范围被限定为：当所述第二沟槽的内壁上的所述第一导电材料被完全氧化后，所述第一沟槽内的第一导电材料在所述厚度范围内的第二氧化物层的作用下仍高于所述半导体主体表面
。3.
如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，沉积具有第一掺杂类型的第二导电材料的步骤之前，还包括：于所述第二沟槽的内壁上形成衬垫氧化物层；沉积介电层，使得所述介电层形成于所述第二沟槽内的衬垫氧化物层上；去除所述第二沟槽底壁上的所述介电层和所述衬垫氧化物层
。4.
如权利要求1所述的半导体器件隔离沟槽结构的制作方法，其特征在于，沉积具有第二掺杂类型的第一导电材料，包括：一次性沉积第一导电材料，使其完全填充于所述第一沟槽内；或者，分两次进行所述第一导电材料的沉积，第二次沉积所述第一导电材料之前，对所述第一沟槽内第一次沉积的第一导电材料进...

【专利技术属性】
技术研发人员：马小波，
申请(专利权)人：思瑞浦微电子科技上海有限责任公司，
类型：发明
国别省市：