本发明专利技术提供一种能够抑制多个构成彼此接触的半导体存储装置及半导体存储装置的制造方法。所述半导体存储装置具备：积层体，导电层与绝缘层在上下方向交替地积层多个；板状部，沿着积层体的积层方向及与积层方向交叉的第1方向延伸，且在与积层方向及第1方向交叉的第2方向上分割积层体；以及柱，贯通积层体，且沿着积层方向延伸；在板状部中，在与位于积层体的最上方的导电层相同高度的板状部的第2方向的宽度，大于在与位于积层体的最下方的导电层相同高度的板状部的第2方向的宽度；在柱中，在与位于积层体的最上方的导电层相同高度的柱的第2方向的宽度，小于在与位于积层体的最下方的导电层相同高度的柱的第2方向的宽度。的导电层相同高度的柱的第2方向的宽度。的导电层相同高度的柱的第2方向的宽度。
【技术实现步骤摘要】
半导体存储装置及半导体存储装置的制造方法
[0001][相关申请案][0002]本申请案享有以日本专利申请案2022
‑
099738号(申请日：2022年6月21日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
[0003]本专利技术的实施方式涉及一种半导体存储装置及半导体存储装置的制造方法。
技术介绍
[0004]在三维非易失性存储器等半导体存储装置中，为了在多个导电层与多个绝缘层交替地积层而成的积层体中三维地形成存储单元，将各种构成高密度地配置。因此，存在这样的情况：这些构成相互接触，而对半导体存储装置的特性带来了不良影响。
技术实现思路
[0005]一实施方式的目的在于提供一种能够抑制多个构成彼此接触的半导体存储装置及半导体存储装置的制造方法。
[0006]实施方式的半导体存储装置具备：积层体，导电层与绝缘层在上下方向交替地积层多个；板状部，沿着所述积层体的积层方向、及与所述积层方向交叉的第1方向延伸，且在与所述积层方向及所述第1方向交叉的第2方向上分割所述积层体；以及柱，贯通所述积层体，且沿着所述积层方向延伸；其中在所述板状部中，在与位于所述积层体的最上方的导电层相同高度的所述板状部的所述第2方向的宽度，大于在与位于所述积层体的最下方的导电层相同高度的所述板状部的所述第2方向的宽度；在所述柱中，在与位于所述积层体的最上方的导电层相同高度的所述柱的所述第2方向的宽度，小于在与位于所述积层体的最下方的导电层相同高度的所述柱的所述第2方向的宽度。
附图说明
[0007]图1是表示实施方式的半导体存储装置的概略的构成例的沿着X方向的剖视图。
[0008]图2(a)(b)(c)(d)是表示实施方式的半导体存储装置的一例构成的沿着Y方向的剖视图。
[0009]图3(a)(b)(c)是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0010]图4(a)(b)(c)是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0011]图5(a)(b)是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0012]图6(a)(b)是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0013]图7(a)(b)是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0014]图8(a)(b)是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0015]图9(a)(b)是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0016]图10(a)(b)是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0017]图11是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0018]图12是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0019]图13(a)(b)是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0020]图14(a)(b)是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0021]图15(a)(b)是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
[0022]图16(a)(b)是依次例示实施方式的半导体存储装置的制造方法的顺序的一部分的图。
具体实施方式
[0023]以下，参照附图对本专利技术的实施方式详细地进行说明。此外，并不由下述实施方式来限定本专利技术。另外，下述实施方式中的构成要素包含业者能够轻易设想到的内容或者实质上相同的内容。
[0024](半导体存储装置的构成例)
[0025]图1是表示实施方式的半导体存储装置1的概略的构成例的沿着X方向的剖视图。但是，在图1中考虑附图的易看度而省略影线。
[0026]此外，在本说明书中，X方向及Y方向均为沿着下述字线WL的面的朝向的方向，且X方向与Y方向相互正交。另外，有时将下述字线WL的电性拉出方向称为第1方向，该第1方向是沿着X方向的方向。另外，有时将与第1方向交叉的方向称为第2方向，该第2方向是沿着Y方向的方向。但是，半导体存储装置1由于可能会包含制造误差，所以第1方向与第2方向未必正交。
[0027]如图1所示，半导体存储装置1在半导体衬底SB的上方，依次具备周边电路CBA、多个字线WL、源极线SL、及导电层20。此外，在半导体存储装置1的构成例的说明中，将配置着半导体衬底SB的侧设为半导体存储装置1的下方侧。
[0028]半导体衬底SB例如为硅衬底等。在半导体衬底SB上配置着包含晶体管TR及配线等的周边电路CBA。周边电路CBA有助于下述存储单元的动作。
[0029]周边电路CBA由绝缘层40覆盖。在绝缘层40的上方积层着多个字线WL。多个字线WL经由绝缘层50而与覆盖周边电路CBA的绝缘层40接合。绝缘层50也在多个字线WL的周围扩展。在多个字线WL的中央部配置着存储器区域MR，在X方向两端部配置着阶梯区域SR。
[0030]在存储器区域MR，配置着在积层方向贯通字线WL的多个柱PL。柱PL与字线WL的交叉部作为存储单元发挥功能。由此，半导体存储装置1例如构成为在存储器区域MR三维地配置着存储单元而成的三维非易失性存储器。
[0031]在阶梯区域SR中，将多个字线WL的X方向两端部加工为阶梯状。由此，多个字线WL的X方向两端部随着朝向源极线SL而扩展。在多个字线WL的各层的X方向两端部，分别配置着连接于各层的字线WL的触点CC。
[0032]利用这些触点CC，将多层地积层的字线WL逐个地拉出。从这些触点CC对多个字线WL中央部的存储器区域MR中所包含的存储单元，经由与该存储单元相同的高度位置的字线WL而施加写入电压及读出电压等。从触点CC施加到存储单元的各种电压利用与这些触点CC电连接的周边电路CBA来控制。
[0033]在多个字线WL的上方配置着源极线SL。在源极线SL之上隔着绝缘层60配置着导电层20。在绝缘层60中配置着多个插塞PG，经由插塞PG而保持源极线SL与导电层20导通。由此，能够从半导体存储装置1的外部经由导电层20及插塞PG对源极线SL施加源极电位。
[0034]接下来，使用图2对半导体存储装置1的详细的构成例进行说明。
[0035]图2(a)是包含存储器区域MR的沿着Y方向的剖视图。图2(b)是包含阶梯区域SR的沿着Y方向的剖视图。但是，在图2(a)(b)中，省略了半导体衬底SB及周边电路CBA等的绝缘层40下方的构造、以及导电层20等的绝缘层60上方的构造。
[0036]图2(c)是表示配置在存储器区域MR的柱PL的截面的局部放大图。图2(d)是表示配置在阶梯区域SR的柱状部HR的截面的局部放大图。
[0037]如图2(a)(b)所示，在覆盖本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，具备：积层体，导电层与绝缘层在上下方向交替地积层多个；板状部，沿着所述积层体的积层方向、及与所述积层方向交叉的第1方向延伸，且在与所述积层方向及所述第1方向交叉的第2方向上分割所述积层体；以及柱，贯通所述积层体，且沿着所述积层方向延伸；其中在所述板状部中，在与位于所述积层体的最上方的导电层相同高度的所述板状部的所述第2方向的宽度，大于在与位于所述积层体的最下方的导电层相同高度的所述板状部的所述第2方向的宽度；在所述柱中，在与位于所述积层体的最上方的导电层相同高度的所述柱的所述第2方向的宽度，小于在与位于所述积层体的最下方的导电层相同高度的所述柱的所述第2方向的宽度。2.根据权利要求1所述的半导体存储装置，其中所述柱包含：第1位置，在距所述柱的上端第1距离；第2位置，在距所述柱的上端比所述第1距离远的第2距离；第3位置，在距所述柱的上端比所述第2距离远的第3距离；以及第4位置，在距所述柱的上端比所述第3距离远的第4距离；所述第1位置的所述第2方向的宽度小于所述第2位置的所述第2方向的宽度；所述第3位置的所述第2方向的宽度小于所述第4位置的所述第2方向的宽度。3.根据权利要求2所述的半导体存储装置，其中所述第2位置的所述第2方向的宽度大于所述第3位置的所述第2方向的宽度。4.根据权利要求1所述的半导体存储装置，其中所述柱与所述导电层的交叉部作为存储单元发挥功能。5.根据权利要求4所述的半导体存储装置，其中所述柱包含电荷蓄积层；经由所述导电层即字线而对所述电荷蓄积层施加电压。6.根据权利要求1所述的半导体存储装置，其在所述积层体的下方还具备包含晶体管的周...
【专利技术属性】
技术研发人员：川口裕子，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。