【技术实现步骤摘要】
半导体存储装置及其制造方法
[0001]相关申请的引用
[0002]本申请以2022年6月22日申请的在先的日本专利申请第2022－100704号带来的优先权的权益为基础并且主张该权益，其内容整体通过引用而包含在本申请中。
[0003]本实施方式涉及半导体存储装置及其制造方法。
技术介绍
[0004]NAND型闪存等半导体存储装置有时将多个存储器芯片贴合而构成。多个存储器芯片分别具有存储单元阵列和与该存储单元阵列连接的位线。在对存储单元阵列进行控制的CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)电路相对于多个存储芯片而被共享的情况下，由于多个存储芯片的位线与CMOS电路连接，因此位线的寄生电容变大。另外，为了将多个存储器芯片的位线选择性地与CMOS电路连接，需要在各位线设置开关。在该情况下，会妨碍半导体存储装置的微细化。
技术实现思路
[0005]一个实施方式提供一种抑制位线的电容且适于微细化的半导体存储装置及其制造方法。
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，其中，具备：第一芯片，包含：包含多个第一存储单元的第一存储单元阵列、以及与所述第一存储单元阵列电连接的第一布线层；以及第二芯片，包含与所述第一布线层电连接且包含多个第二存储单元的第二存储单元阵列，在第一接合面与所述第一芯片接合，所述第二芯片与所述第一芯片共用所述第一布线层。2.根据权利要求1所述的半导体存储装置，其中，所述第一芯片还包含与所述第一布线层电连接的第一焊盘，所述第二芯片还包含与所述第一焊盘和所述第二存储单元阵列电连接的第二焊盘。3.根据权利要求2所述的半导体存储装置，其中，在从所述第一芯片和所述第二芯片被层叠的方向观察的俯视图中，所述第一焊盘和所述第二焊盘位于大致相同的部位。4.根据权利要求3所述的半导体存储装置，其中，所述第一焊盘与所述第二焊盘在所述第一接合面接合。5.根据权利要求4所述的半导体存储装置，其中，还具备第三芯片，该第三芯片包含多个晶体管以及与该多个晶体管电连接的第三焊盘，该第三焊盘与第四焊盘在第二接合面接合，所述第四焊盘与所述第一芯片的所述第一存储单元...
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