半导体存储器件及其制造方法技术

可以提供一种半导体存储器件，包括：有源图案，由器件隔离图案限定；位线，在器件隔离图案和有源图案上在第一方向上延伸；位线封盖图案，包括依次堆叠在位线的上表面上的第一封盖图案、第二封盖图案和第三封盖图案；以及屏蔽图案，覆盖位线的一侧。屏蔽图案的上表面可以在比第一封盖图案的上表面低的高度处。在比第一封盖图案的上表面低的高度处。在比第一封盖图案的上表面低的高度处。

【技术实现步骤摘要】
半导体存储器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2022年6月22日在韩国知识产权局递交的韩国专利申请No.10
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2022
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0076243的优先权，其全部内容通过引用合并于此。


[0003]本专利技术构思的一些示例实施例涉及半导体，并且更具体地，涉及半导体存储器件和/或其制造方法。

技术介绍

[0004]由于诸如小型化、多功能和/或低制造成本等特性，半导体器件在电子工业中作为重要元件而备受关注。半导体器件可以被分类为用于存储逻辑数据的半导体存储器件、用于处理逻辑数据的半导体逻辑器件、以及包括存储元件和逻辑元件的混合半导体器件。
[0005]近来，由于电子设备的高速和低功耗的要求，嵌入其中的半导体器件也需要具有高操作速度和/或低操作电压。为了满足这些要求的特性，半导体器件变得高度集成。随着半导体器件的高集成度加深，半导体器件的电特性和可靠性可能劣化。因此，进行了许多研究以改善半导体器件的电特性和可靠性。

技术实现思路

[0006]本专利技术构思的一些示例实施例是为了提供具有改善的电特性和可靠性的半导体存储器件。
[0007]本专利技术构思要解决的问题不限于上述问题，并且本领域技术人员将从以下描述中清楚地理解未提及的其他问题。
[0008]根据本专利技术构思的示例实施例的半导体存储器件可以包括：有源图案，由器件隔离图案限定；位线，在器件隔离图案和有源图案上在第一方向上延伸；位线封盖图案，包括依次堆叠在位线的上表面上的第一封盖图案、第二封盖图案和第三封盖图案；以及屏蔽图案，覆盖位线的一侧。屏蔽图案的上表面可以在比第一封盖图案的上表面低的高度处。
[0009]根据本专利技术构思的示例实施例的半导体存储器件可以包括：有源图案，由器件隔离图案限定；位线，在器件隔离图案和有源图案上在第一方向上延伸；位线接触部，在有源图案和位线之间；以及屏蔽图案，覆盖位线的一侧，并在位线接触部的一侧延伸。屏蔽图案可以包括多晶硅和氧化硅中的至少一种。
[0010]根据本专利技术构思的示例实施例的半导体存储器件可以包括：有源图案，由器件隔离图案限定；位线，在器件隔离图案和有源图案上在第一方向上延伸，位线在与第一方向相交的第二方向上彼此间隔开；字线，在有源图案内在第二方向上延伸，并在第一方向上彼此间隔开；位线接触部，介于有源图案和位线之间，位线接触部在第一方向和第二方向上彼此间隔开；位线封盖图案，在位线的上表面上，每个位线封盖图案包括依次堆叠的第一封盖图案、第二封盖图案和第三封盖图案；位线间隔物，分别设置在位线的侧表面上；屏蔽图案，分
别介于位线的侧表面和位线间隔物之间；存储节点接触部，介于相邻的位线之间，并在第一方向和第二方向上彼此间隔开；着接焊盘，在存储节点接触部上；以及数据存储图案，通过存储节点接触部和着接焊盘连接到有源图案。第一封盖图案的上表面可以在比屏蔽图案中的对应屏蔽图案的上表面高的高度处。
[0011]根据本专利技术构思的示例实施例的制造半导体存储器件的方法可以包括：在衬底上形成器件隔离图案以限定包括第一凹陷区的有源图案；在每个第一凹陷区中在有源图案上形成位线接触部、位线和位线封盖图案；形成覆盖位线接触部的一侧和位线的一侧的屏蔽图案；以及形成覆盖屏蔽图案的一侧和位线封盖图案的位线间隔物。位线封盖图案可以包括依次堆叠的第一封盖图案、第二封盖图案和第三封盖图案。屏蔽图案的上表面可以位于比第一封盖图案的上表面低的高度处。
附图说明
[0012]根据下列结合附图的简要描述，将更清楚地理解示例实施例。附图表示本文所描述的非限制性示例实施例。
[0013]图1是根据本专利技术构思的示例实施例的半导体存储器件的框图。
[0014]图2是示出了根据本专利技术构思的示例实施例的半导体存储器件的图，并且是与图1的部分P1相对应的平面图。
[0015]图3A和图3B分别是与图2的线A
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A'和线B
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B
’
相对应的截面图。
[0016]图4是图3A的部分P2的放大图。
[0017]图5A至图5D是图4的部分P3的放大图。
[0018]图6是与图2的线A
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A'相对应的截面图。
[0019]图7A至图11B是示出了根据本专利技术构思的示例实施例的制造半导体存储器件的方法的图，图7A、图8A、图9A、图10A和图11A是与图2的线A
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A'相对应的图，并且图7B、图8B、图9B、图10B和图11B是与图2的线B
‑
B
’
相对应的截面图。
具体实施方式
[0020]在下文中，将参考附图来描述根据本专利技术构思的一些示例实施例。
[0021]尽管在示例性实施例的描述中使用了术语“相同”、“相等”或“同一”，但是应当理解，可以存在一些不精确性。因此，当一个元件被称为与另一元件相同时，应当理解，元件或值在期望的制造或操作公差范围(例如，
±
10％)内与另一元件相同。
[0022]当在本说明书中与数值相结合地使用术语“约”或“基本上”时，相关联的数值旨在包括在所述数值附近的制造或操作公差(例如，
±
10％)。此外，当与几何形状相结合地使用词语“约”和“基本上”时，旨在不要求几何形状的精度，但是该形状的宽容度在本公开的范围内。此外，无论数值或形状是否被修改为“约”或“基本上”，将理解，这些值和形状应当被解释为包括在所述数值或形状附近的制造或操作公差(例如，
±
10％)。
[0023]图1是根据本专利技术构思的示例实施例的半导体存储器件的框图。
[0024]参考图1，半导体存储器件可以包括单元块CB和围绕每个单元块CB的外围块PB。每个单元块CB可以包括诸如存储器集成电路之类的单元电路。外围块PB可以包括用于单元电路的操作的各种外围电路，并且外围电路可以电连接到单元电路。
[0025]外围块PB可以包括读出放大器电路SA和子字线驱动器电路SWD。例如，读出放大器电路SA可以与介于其间的单元块CB彼此面对，并且子字线驱动器电路SWD可以与介于其间的单元块CB彼此面对。外围块PB还可以包括用于驱动读出放大器的电源和接地驱动器电路，但本专利技术构思不限于此。
[0026]图2是示出了根据本专利技术构思的示例实施例的半导体存储器件的图，并且是与图1的部分P1相对应的平面图。图3A和图3B分别是与图2的线A
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A'和线B
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B
’
相对应的截面图。图4是图3A的部分P2的放大图。图5A至图5D是图4的部分P3的放大图。
[0027]参考图2、图3A和图3B，可以设置衬底100。衬底100可以是半导体衬底，例如硅衬底、锗衬底、或硅锗衬底。
[0028]器件隔离图案120可以设置在衬底100中，并且可以限定有源图案AP。有源图案AP可以被设置本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器件，包括：有源图案，由器件隔离图案限定；位线，在所述器件隔离图案和所述有源图案上在第一方向上延伸；位线封盖图案，包括依次堆叠在所述位线的上表面上的第一封盖图案、第二封盖图案和第三封盖图案；以及屏蔽图案，覆盖所述位线的一侧，其中，所述屏蔽图案的上表面在比所述第一封盖图案的上表面低的高度处。2.根据权利要求1所述的半导体存储器件，其中，所述屏蔽图案包括多晶硅和氧化硅中的至少一种。3.根据权利要求2所述的半导体存储器件，其中，所述屏蔽图案还包括碳、氮和氯中的至少一种。4.根据权利要求1所述的半导体存储器件，其中，所述位线包括钨、铷、钼和钛中的至少一种。5.根据权利要求1所述的半导体存储器件，其中，所述屏蔽图案与所述位线的所述一侧接触。6.根据权利要求1所述的半导体存储器件，还包括：位线接触部，在所述有源图案和所述位线之间，其中，所述屏蔽图案在所述位线接触部的一侧延伸。7.根据权利要求6所述的半导体存储器件，其中所述屏蔽图案包括：在所述位线的所述一侧的第一屏蔽图案和在所述位线接触部的所述一侧的第二屏蔽图案，并且所述第二屏蔽图案包括多晶硅。8.根据权利要求7所述的半导体存储器件，其中，所述第一屏蔽图案包括多晶硅和氧化硅中的至少一种。9.根据权利要求8所述的半导体存储器件，其中所述第一屏蔽图案包括：在所述位线的所述一侧的第一部分、以及在所述位线的所述一侧和所述第一部分之间的第二部分，所述第一部分包括多晶硅，并且所述第二部分包括氧化硅。10.根据权利要求1所述的半导体存储器件，还包括：位线间隔物，在所述位线的所述一侧，其中，所述位线间隔物通过所述屏蔽图案与所述位线的所述一侧间隔开。11.一种半导体存储器件，包括：有源图案，由器件隔离图案限定；位线，在所述器件隔离图案和所述有源图案上在第一方向上延伸；位线接触部，在所述有源图案和所述位线之间；以及屏蔽图案，覆盖所述位线的一侧，并在所述位线接触部的一侧延伸...

【专利技术属性】
技术研发人员：金宗赫，具滋玟，金范书，柳原锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：