一种多路慢速总线桥接装置及方法制造方法及图纸

本发明专利技术公开了一种多路慢速总线桥接装置及方法，桥接装置包括

【技术实现步骤摘要】
一种多路慢速总线桥接装置及方法


[0001]本专利技术涉及通信数据传输
，具体涉及一种多路慢速总线桥接装置及方法
。

技术介绍

[0002]PCI
‑
Express(Peripheral Component Interconnect Express
，
PCIE)
，是一种高速串行计算机扩展总线标准，主要用于扩充计算机系统总线数据吞吐量以及提高设备通信速度
。PCIE
具有高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，更少的引脚数量和更小的物理尺寸，更好的总线设备性能缩放，更详细的错误检测和报告机制和本机热插拔功能，
I/O
虚拟化功能等特点
。PCIE
良好的性能使其广泛运用于个人电脑
、
嵌入式硬件系统中，用于扩展各种外围设备
。
[0003]由于慢速总线通讯方式往往具有使用线路少
、
成本低，特别是在远程传输时，避免了多条线路特性的不一致等优点，因此如
RS232
，
RS485
，
RS422
，
ARINC429
等标准慢速总线被广泛应用于嵌入式系统中
。
[0004]目前嵌入式系统中央处理器
(Center Processing Unit
，
CPU)
的慢速总线接口较少，且接口协议固定，随着嵌入式系统的升级，系统所需要接入的慢速总线越来越多，协议种类也越来越复杂，现有的
CPU
无法满足连接多而杂的慢速接口总线，在此情况下，系统设计只能减少慢速接口数量，或者改用其他接口来替换，这给现有成熟的系统设计带来了风险
。

技术实现思路

[0005]有鉴于此，本专利技术提供了一种多路慢速总线桥接装置及方法，能够解决
CPU
的慢速接口数量不足的问题，实现了扩展多路慢速接口的功能
。
[0006]本专利技术采用的具体技术方案如下
:
[0007]一种多路慢速总线桥接装置，包括中央处理器
CPU
模块，还包括：外设于所述
CPU
模块的第一通信模块
、
第二通信模块以及多个慢速接口模块；
[0008]所述第一通信模块与所述
CPU
模块的外部组件快速互连
PCIE
接口连接，所述第一通信模块采用外部组件快速互连
PCIE
协议；
[0009]所述第二通信模块连接于所述第一通信模块与所述多个慢速接口模块之间，用于对所述第一通信模块的数据和所述多个慢速接口模块数据进行协议转换，所述第二通信模块采用基于内存映射的高级可扩展接口
AXI
‑
MM
协议
。
[0010]进一步地，还包括：多组发送缓存模块和接收缓存模块，其中，所述发送缓存模块用于完成所述慢速接口模块的发送数据的缓存，所述接收缓存模块用于完成所述慢速接口模块的接收数据的缓存；
[0011]每组所述发送缓存模块和所述接收缓存模块的一端连接所述第二通信模块；
[0012]每组所述发送缓存模块和所述接收缓存模块的另一端与所述慢速接口模块逐一
对应连接
。
[0013]一种多路慢速总线桥接方法，通过上述的桥接装置实现，包括：
[0014]所述
CPU
模块通过所述第一通信模块向所述第二通信模块下发第一状态查询指令，其中，所述第一状态查询指令用于查询发送缓存模块的状态；
[0015]所述第二通信模块根据所述第一状态查询指令，读取所述发送缓存模块的状态，并将所述发送缓存模块的状态通过所述第一通信模块返回至所述
CPU
模块；
[0016]若所述发送缓存模块为非满状态，且所述
CPU
模块存在发送数据，则所述
CPU
模块通过所述第一通信模块将所述发送数据发送至所述第二通信模块；
[0017]所述第二通信模块将所述发送数据写入所述发送缓存模块
。
[0018]进一步地，还包括：判断所述发送缓存模块是否为多组发送缓存模块和接收缓存模块中的最后一个，如果是最后一个，则结束发送数据的过程，如果不是最后一个，则进行下一个发送缓存模块的发送数据的过程
。
[0019]进一步地，还包括：所述
CPU
模块通过所述第一通信模块向所述第二通信模块下发第二状态查询指令，其中，所述第二状态查询指令用于查询接收缓存模块的状态；
[0020]所述第二通信模块根据所述第二状态查询指令，读取所述接收缓存模块的状态，并将所述接收缓存模块的状态通过所述第一通信模块返回至所述
CPU
模块；
[0021]若所述接收缓存模块为非空状态，则所述
CPU
模块通过所述第一通信模块向所述第二通信模块发送读取命令；
[0022]所述第二通信模块根据所述读取命令，从所述接收缓存模块读取接收数据；
[0023]所述第二通信模块将所述接收数据通过所述第一通信模块上传至所述
CPU
模块
。
[0024]进一步地，还包括：判断所述接收缓存模块是否为多组发送缓存模块和接收缓存模块中的最后一个，如果是最后一个，则结束接收数据的过程，如果不是最后一个，则进行下一个接收缓存模块的接收数据的过程
。
[0025]进一步地，其中，所述多个慢速接口模块与其对应的所述发送缓存模块和所述接收缓存模块之间的数据交互并行运行
。
[0026]进一步地，其中，所述多个慢速接口模块采用双工模式，以同时进行数据发送和数据接收
。
[0027]有益效果：
[0028](1)
一种多路慢速总线桥接装置，包括
CPU
模块
、
外设于
CPU
模块的第一通信模块
、
第二通信模块以及多个慢速接口模块；第一通信模块与
CPU
模块的
PCIE
接口连接，第一通信模块采用
PCIE
协议；第二通信模块连接于第一通信模块与多个慢速接口模块之间，用于对第一通信模块的数据和多个慢速接口模块数据进行协议转换，第二通信模块采用
AXI
‑
MM
协议
。
在不影响
PCIE
直接存储器访问
DMA
功能的情况下，实现扩展多路慢速接口的功能，解决了
CPU
的慢速接口数量不足的问题
。
[0029](2)
设置多组发送缓存模块和接收缓存模块，其中，发送缓存模块用于完成慢速接口模块的发送数据的缓存，接收缓存模块用于完成慢速接口模块的接收数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种多路慢速总线桥接装置，包括中央处理器
CPU
模块，其特征在于，还包括：外设于所述
CPU
模块的第一通信模块
、
第二通信模块以及多个慢速接口模块；所述第一通信模块与所述
CPU
模块的外部组件快速互连
PCIE
接口连接，所述第一通信模块采用外部组件快速互连
PCIE
协议；所述第二通信模块连接于所述第一通信模块与所述多个慢速接口模块之间，用于对所述第一通信模块的数据和所述多个慢速接口模块数据进行协议转换，所述第二通信模块采用基于内存映射的高级可扩展接口
AXI
‑
MM
协议
。2.
如权利要求1所述的装置，其特征在于，还包括：多组发送缓存模块和接收缓存模块，其中，所述发送缓存模块用于完成所述慢速接口模块的发送数据的缓存，所述接收缓存模块用于完成所述慢速接口模块的接收数据的缓存；每组所述发送缓存模块和所述接收缓存模块的一端连接所述第二通信模块；每组所述发送缓存模块和所述接收缓存模块的另一端与所述慢速接口模块逐一对应连接
。3.
一种多路慢速总线桥接方法，其特征在于，采用如权利要求1‑2任意所述的桥接装置实现，包括：所述
CPU
模块通过所述第一通信模块向所述第二通信模块下发第一状态查询指令，其中，所述第一状态查询指令用于查询发送缓存模块的状态；所述第二通信模块根据所述第一状态查询指令，读取所述发送缓存模块的状态，并将所述发送缓存模块的状态通过所述第一通信模块返回至所述
CPU
模块；若所述发送缓存模块为非满状态，且所述
CPU
模块存在发送数据，则所述
CPU

【专利技术属性】
技术研发人员：周超聪，刘涛，李青松，
申请(专利权)人：中勍科技股份有限公司，
类型：发明
国别省市：